DOWNLOAD Sharp ER-A850 (serv.man2) Service Manual ↓ Size: 1.18 MB | Pages: 92 in PDF or view online for FREE

1

STOP

2

P10

3

P11

4

P12

5

P13

6

P14

7

P15

8

9

P16

10

P17

11

P24/OB

33

D3

32

D2

31

D1

30

D0

29

SYNC

28

WR

27

A0

26

RD

25

EA

24

CS

23

SS

12

13

P

25/

B

F

14

P

26/D

R

Q

15

P

27/

DA

K

16

T1

17

VC

C

18

T0

19

X1

20

X2

21

22

RE

S

E

T

44

43

PR

O

G

42

P2

3

41

P2

2

40

P2

1

39

P2

0

38

VSS

37

D7

36

D6

35

D5

34

D4

Pin No.

Signal name

IN/OUT

Function

30 

∼

 37

D0 

∼

 D7

(BUS)

3-state,
IN/OUT

Bidirectional port. Used for data transfer between the data bus buffer (DBBOUT, DBBIN) register
and the 8-bit master system data bus.

2 

∼

 7

9,10

P10 

∼

 P17

(PORT 1)

IN/OUT

8-bit pseudo-bidirectional port

11, 13 

∼

 15

39 

∼

 42

P20 

∼

 P27

(PORT 2)

IN/OUT

8-bit pseudo-bidirectional port. For I/O port expansion, 4 low-order bits (P20 

∼

 P23)  are  directly

connected to 

µ

PD82C43 (expansion I/O port). The 4 high-order bits (P24 

∼

 P27) are dual-purpose,

which can be provided with interrupt request or DMA handshake function by program. P24: OBF
(Output Buffer Full) P25: IBF (Input Buffer Full) P26: DRQ  (DMA Request) P27: DACK (DMA
Acknowledge)

28

WR

IN

Write control signal used for data and command writing from the master CPU to the DBBIN register.

26

RD

IN

Read control signal used for the master CPU to read data or status from the DBBOUT register or
the status register.

24

CS

IN

Chip select input. Set to "0" to turn the data bus active.

27

A0

IN

Address input from the master CPU. Indicates data read (A0=0) or status read (A0=1). When writing
to the DBBIN register, A0=0 indicates data writing, and A0=1 indicates command writing.

18

T0

IN

Test0 input pin. The state of this pin is checked when executing a conditional jump instruction (JT0.
JNT0). Can also be used to release the HALT mode.

16

T1

IN

Test1 input pin. Same function as T0 (Instructions used are JT1 and JNT1). Can also be used as an
event counter input.

19, 20

X1, X2

Clock crystal or LC connection pin. X1 is used for external clock input.

29

SYNC

OUT

Signal output at each machine cycle. Used for external circuit strobe or one step operation.

25

EA

IN

Used for ROM contents check. (+12V) (Usually used at low level)

43

PROG

OUT

Directly connected to 

µ

PD82C43 (expansion I/O port), and used as strobe signal for P20 

∼

 P23

data/address output.

22

RESET

IN

System reset input. Also used to release the HALT mode and to control the STOP mode.

23

SS

IN

Used for one step operation of a program.

1

STOP

IN

Used control the hardware STOP mode.

17

V

CC

Positive power supply pin

38

V

SS

GND pin

NOTE 1: To prevent malfunctioning, the pins CS, A0, RD, WR, TEST0, TEST1, STOP, and EA must not be placed in a floating state.
NOTE 2: RESET pulse width must be at least five machine cycles at rated supply voltage and at stable oscillating frequency.

– 53 –

In the ER-A850/A880, the area of 0H 

∼

 4FFFFFH is basically defined

as the DRAM area of main memory. For DRAM control, the local
memory controller included in the OTI-021 is used to support DRAM
of bank size 256K and 1MB. (Each DRAM bank is of 16-bit composi-
tion.) For DRAM bank composition in the ER-A850/A880, refer to the
table below.

BANK0

BANK1

BANK2

BANK3

Total memory

capacity 

256K

256K

—

—

1MB

256K

256K

1M

—

3MB

256K

256K

1M

1M

5MB

The system BIOS, the VGA BIOS, and the adapter BIOS can be
shadowed on the local memory. 
Execution of shadowing or not can be set with the BIOS setup.

If the local memory area of 0A0000H 

∼

 0FFFFFH is not used as

shadow RAM, the DRAM memory of 384KB can be remapped to the
top address of all the local memory. 

Bus arbitration of refresh cycle and DMA cycle is performed in the AT
chip set. Refresh cycle is supplied once for every 15.9

µ

s (normal

refresh). During refresh cycle, RFSH# signal and MEMRD# signal are
supplied to generate the refresh address.
RFSH# signal on the AT bus is used for refresh timing of the pseudo-
SRAM in the PSC.
The local memory (DRAM) is located on the local data bus of the
CPU, and the CPU reads data directly from the local memory. When
writing, the CPU writes data into the local memory at the falling of
CAS# signal. 

The main memory (DRAM local memory) bank is assigned as follows:

BANK 0: 256K 

×

 16 (512KB) One chip of 2CAS type DRAM is used. 

BANK 1: 256K 

×

 16 (512KB) One chip of 2CAS type DRAM is used. 

BANK 2: 1M 

×

 16 (2MB) Two 30-pin SIMM modules of 1M 

×

 8 are

used. 

BANK 3: 1M 

×

 16 (2MB) Two 30-pin SIMM modules of 1M 

×

 8 are

used. 

Products of 70ns access time are used. 

The system BIOS and the VGA BIOS are stored in the EPROM of
128KB. The chip select is generated by RO composition at the follow-
ing address. After transition into the shadow control, access can ge
inhibited.

FFxxxxH
FCxxxxH
0FxxxxH
0CxxxxH

– 54 –

PS C

1.843MHz

RS-232 circuit

TXD1/2, DTR1/2, RTS1/2

DS

DR0~DR3

Srawer drive

circuit

P1

P2

RS-232 ON

1

2

3

4

Srawer CN

ER-A8DP

OPT.DISP CN

RI1/2, RXD1/2, DSR1/2

CTS1/2, DCD1/2

STH

KRES, HTS, SCK

RD0~7

PRAS1E, PRAS1O, PRAS0E

PRAS0O, RA0~21, PSWR

PSREF

Standard RAM x 2
Option RAM CN

ER-03MB
ER-04MB

IOC CN

RRDY, EVRQ, IOTH

IORES, HTIO

IOC PWB

INV CN

INV PWB

Invotor

circuit

SRNRES, SRNRES, DAKSRN, TCH, SRNCS

SRN IN-line
circuit

SRNRQ, DRQRH, DRQWH

4M, 16M

SPN CN

System seitch

SW1~SW5

System ROM

ROS2

SD0~7

To CPU data  bus

To VGA controller

VGACS

OTI-21

MR

E

F

IO

RD, I

O

WR

M

E

M

R

D

, ME

MWR

LA

17~

23,

 PC

A

0

~

1

9

DA

CK

0

, 3

, 

T

C

R

E

SET

, BU

SC

L

K

PEN

, M

E

H

C

S

1

6

PC

A

0

~

1

8

TC

MRE

F

, DA

CK

0

,3

R

E

SE

T

, BU

SC

L

K

IO

RD, IO

WR

A

E

N, M

E

M

R

D,

 ME

MWR

LA17~

23,

 P

C

A

0

~

1

9

PC

D

0

~

7

IR

Q

3

~

5

,10,

11,

15

ME

MCS

1

6

D

R

Q0,

3 PE

N

P

CD0

~

6

IO

R

D

, I

O

W

R

, 

P

C

A0

, 

PC

A

1

OTI-22

P

CD0

~

1

5

AE

N

IR

Q

3

~

5

,10,

11,

15

– 55 –

MEMR

MEMW

IO W

IOR

RESETDRV

CUSCLK

REFRESH

NC

IRQ3

IRQ4

IRQ5

IRQ10

IRQ11

IRQ15

GND

DRQ 0

DRQ3

DACK0

DACK3

TC

NC

NC

NC

PEN

CLK183

V DD

GND

ROS1

ROS2

VGACS

VMCS16

SW5

SW4

SW3

SW2

SW1

HP3

HP 4

HP5

HP 6

HP7

G ND

CLK307

CLKTXD

CLKRXD

CLKDTR

CLKDSR

CLKRFS

CLKCTS

CLK DCD

CLKRI

PSX

HP0

HP1

HP2

SCK

STH

HTS

KRES

DS

URT2

URT1

URT0

CDV

GND

IORES

N U

IOTH

HTIO

DCD2

CTS2

RTS2

DSR2

DTR2

RXD2

TXD2

RI2

G ND

VDD

DCD1

CTS1

RTS1

DSR1

DTR1

TX D1

RI1

G ND

SRNRES

SRNRES

DAK SRN

DRQWH

DRQ RH

TCH

SRNCS

G ND

IS0

IS1

IS2

IS3

IS4

IS5

IS6

PO FF

RXD1

LA23

LA22

LA21

LA20

LA19

LA18

LA17

LA16

SA

19

SA

18

SA

17

SA

16

SA

15

SA

14

SA

13

SA

12

SA

11

SA

10

SA

9

SA

8

SA

7

SA

6

SA

5

SA

4

SA

3

GN

D

VD

D

SA

2

SA

1

SA

0

VD

D

NC

NC

NC

NC

NC

NC

NC

NC

GN

D

VD

D

SD

7

SD

6

SD

5

SD

4

SD

3

SD

2

SD

1

SD

0

GN

D

BA

LE

AE

N

VD

D

GN

D

P

GOOD

R

A22

R

A21

R

A20

R

A19

R

A18

GN

D

R

A17

R

A16

R

A15

R

A14

R

A13

R

A12

R

A11

R

A10

GN

D

RA

9

RA

8

RA

7

RA

6

RA

5

RA

4

RA

3

VD

D

GN

D

RA

2

RA

1

RA

0

RD

7

RD

6

RD

5

RD

4

RD

3

GN

D

VD

D

RD

2

RD

1

RD

0

PS

W

R

PSR

EF

PR

AS1

E

P

R

AS

1O

PR

AS0

E

GN

D

P

R

AS

0O

RRE

S

DR

0

DR

1

DR

2

DR

3

– 56 –