DOWNLOAD Sharp ER-A850 (serv.man2) Service Manual ↓ Size: 1.18 MB | Pages: 92 in PDF or view online for FREE

I

AST (Address strobe from DMAC), In
Pin 39
An input from the DMAC which is used to latch the information
from the DMAC Sent on the data bus with AST In the DMAC
cycle to create A8, A9, A10, and A15 address information.

J

DAK01 (DMA acknowledge 0+1), Input
Pin 22
The subsystem uses four DMA channels; one each for transmit-
ting and receiving of data (DAK0, DAK1), and for read and write
of received data (DAK2, DAK3), DAK01 is a logical OR of DAK0
with DAK1 which is used for DMA control of transmission data.

K

DAK23 (DMA acknowledge 2+3), Input
Pin 41
This signal is a logical OR of DAK2 and DAK3 and is used for
DMA control of transmission data.

L

DRQRS (DMA request read to sub CPU), Output
Pin 42
An active low DMA request to the sub CPU to read data which is
normally connected to the DMA controller of the sub.

M

DRQWS A request to write to sub CPU), Outut
Pin 43
An active low DMA request to the sub CPU to write data which is
normally connected to the DMA controller of the sub CPU.

N

TCS (Terminal count from sub), Input
Pin 40
An active high signal which the subsystem uses to inform that
the current DMA cycle is the final cycle.

O

INTS (Interrupt to sub), Input
Pin 17
An interrupt which the controller uses to inform the sub that it
has data to be read or written. This output is a half duty oscilla-
tion signal when active.

P

WAIT (Wait signal), Output
Pin 13
This signal is used to provide synchronization for the DMAC and
the sub CPU with the link controller (ADLC) when transferring
data with the link controller (ADLC), that is, to wrtie a command
to the ADLC, to read status, and to write or read transmit or
receive data. This line is normally an input to the DMAC and sub
CPU WAIT (ready) line.

Q

CLK (Clock input), Input
Pin 1
Basic frequency input which is used to derive system clock,
transmit/receive clock, and internal sync clock, [16MHz]

R

φ

 (clock out), Output

Pin 8
A system clock output which the basic oscillation is divided by
four, Since the basic frequency is normally at 16MHz, the system
clock output is a 4MHz.

S

TXC (Transmit clock), Output (for SRN)
Pin 71
As the basic frequency is divided 1/16 or 1/32, it is supplied as
the transmit clock for the SRN system.
Choice of 1/16 and 1/32 is dependent on the sub CPU.

T

TXD (Transmit data from ADLC), Input (for SRN)
Pin 72
Transmit data from the link controller (ADLC).

U

TDI (Transmit data to driver), Output (for SRN)
Pin 67 
Transmit data which TXD is phase encoded with the transmit
clock which is an input to the line driver of the SRN.

V

RDI (Receiver data from receiver), Input (for SRN)
Pin 66
Phase encoded data from the other end via the line receiver of
the SRN.

W

RXD (Receive data to ADLC), Input (for SRN)
Pin 70
Receive data (RXD) output as the phase encoded data from the
other end received via the receiver are demodulated within the
controller to separate it into the receive data (RXD) and receive
clock, which is normally an input to the link controller (ADLC).

X

RXC (Receive clock to ADLC), Output (for SRN)
Pin 69
An output of the receive clock (RXC) which is normally supplied
to the link controller (ADLC).

Y

RTS (Request to send), Input (for SRN)
Pin 68
An input from the link controller (ADLC) which becomes active
low during transmission. The controller uses it for controlling the
collision detect circuit and modem circuit.

Z

LCS (Link controller chip select), Output
Pin 76
A chip select signal for the link controller (ADLC) in which the
sub CPU synchronizes with the DMCA.

[

IRQ (Interrupt request from ADLC), Input
Pin 75
An Interrupt request from the link controller (ADLC).

\

E (Enable clock to ADLC), Input
Pin 74
Link controller (ADLC) enable clock which the sub CPU synchro-
nizes with the DMAC for data read to write.

]

RS0 (Register select 0), Outpt
Pin 79
Command and status register select signal for the link controller
(ADLC).

^

RS1 (Register select 1), Output
Pin 78
Command and status register select for the link controller
(ADLC) which is used in conjunction with RS0 above.

_

MSK (Mask signal), Output
Pin 80
Used to mask the signal to avoid DMA looping, except for other
than the data transmit/receive DMA request signal (input from
the link controller (ADLC), normally).

‘

COL (Collision detect signal), Input
Pin 65
To avoid collision on the line, the data sent, from this side are
compared with the data on the line. In other words, when the
data sent are equal to the on line, no collision is assumed. If not
equal, an occurrence of data collision is assumed. This line is,
therefore, the input of the data sent from this side.

a

TM0 (Timer 0), Input
Pin 9
A clock of a given interval (100 msec) sent from the subsystem’s
timer and counter. It is used to create the carrier off wait signal
and back-off timer within the controller.

b

TM1 (Timer 1), Output
Pin 10
Back-off timer output is a clock pulse ten times the TM0 fre-
quency (T1=10xT0), where T1 is TM 1 clock and T0 is a TM0
clock.

– 65 –

•

Sub CPU read timing chart

Fig. 10

•

Sub CPU write timing

Fig. 11

•

Sub DMA memory write timing

Fig. 12

•

MRD timing

Fig. 13

•

MWR timing

Fig. 14

•

CLK

Fig. 15

•

A8, A9, A10, A15 timings

Fig. 16

•

MSK, RSO timings

Fig. 17

•

TXC, TDI timings

Fig. 18

TAI

TIA

TRWK

TRDG

TRDH

A0, A1, A4, A5

IORQ

RDS

D0-D7

TAI

TIA

TWWK

TDWK

TWDK

A0, A1, A4, A5

IORQ

WRS

D0-D7

TAE L

TSTL

TS T T

TA K

TAK

T D Q

TD C L

TDC T

TWAG

TW AH

TLC G

TLC H

TMWG

T MW H

TEO G

TEO H

AEN

AST

IO/RD

WAIT

LCS

MWR

E

DAK01

DAK23

* LCSO remain high level

  for DK2, 3

Φ

TMRG

TMRH

MREQ

RDS

MRD

TMWG

TMWH

MRE Q

WRS

MWR

CLK

TC

TWH

TWL

Φ

AEN

AST

D0-D7

A8, A9, A10, A15

TSDG

TSDH

TADG

Φ

TTCG

TDMG

T TC H

TDMH

TTRG

T TR H

DAK01

TCH

MSK

LCS

RS0

RS1

: Duringtransfer

: Transfer and

Φ

TC TG

TC TH

TTD G

TCIG

TCIH

TTD G

TXC

TXD

TDI

– 66 –

•

RXC, RXD timings

Fig. 19

•

Collision generation time

Fig. 20

µ

The 

µ

PD8257 DMAC is a signal-chip, programmable DMA controller

designed to control DMA transfers between the I/O devices and mem-
ory. The following outlines the DMAC operations:

Data transfer between I/O devices and memory is normally done via
the CPU (see Fig. 21).

Fig. 21

The memory contents are temporarily stored in the CPU’s
internal register before being written into an I/O device at the next
step.
In contrast, the DMA controller allows data to be directly transferred
between memory and I/O devices without the CPU (See Fig. 22).

Fig. 22

The DMAC (8257) permits data transfers only between memory and
I/O devices. (Some type of DMACs  allow data transfer between
memories).

Fig. 23

Transfer from memory to I/O device

1

When the CPU wants to start a DMA cycle, it sets the number of
bytes to be transferred and the first address of the tansfer memory
area into the registers within the DMAC. The applicable I/O device
issues a DMA Request (DRQ) to the DMAC.

2

Receving the DRQ signal, the DMAC issues a BUSRQ (Bus Re-
quest) to the CPU to request for bus access control.

3

Upon receipt of the BUSRQ, the CPU floats both data and ad-
dress buses and returns a BUSAK to the DMA as soon as it
completes the current instruction execution cycle.
Bus access control is now passed to the DMAC.

4

The DMAC creates as memory Chip Select signal from the ad-
dress bus, and outputs the transfer data address and RD signal to
place the transfer data onto the data bus. At this point the DMAC
issues a DAK (DMA Acknowledge) to the I/O device to let to the
I/O device read the memory data on the data bus. The above
sequence is repeated until a single DMA cycle is completed.

*

On this board, DMA transfer is performed between the ADLC and
memory, and between memory and MB62H149.
The DAK01 (pin 37) and DAK23 (pin 41) of the MB62H149 are the
results of the logical OR of DAK0 with DAK1 and DAK2 with DAK3
of the DMAC, respectively. The DMAC’s DAK is controlled by the
MB62H149.

Fig. 24

DAK01 is used for the DMA cycle for data transfer, while DAK23 is
used for data transfer with the host processor.

RXWS

RXWL

T RX Y

T RX L

T RX H

TR DS U

T RD H

RDI

RXC

RXD

TCOL

TCOL

RDI

COL

CPU

Memory

I/O device

D MA C

Memory

I/O device

Data

Control signal

Control signal

CP U
(Z-80)

Memory

I/O device

D MA C
(8257)

Address bus

Data bus

BUSAK

BUSRQ

DAK

DRQ

External
device

3

2

4

1

4

DAK0

DAK1

DAK2

DAK3

DAK01

DAK23

8257

DMAC

25

24

14

15

22

41

MB62H149

– 67 –

Pin No.

Signal name/in-out/Description

1

I/OR (I/O Read) – Active Low Input/output (3 state)
This pin functions as an input when in the Slave mode. Application of a Low  level to this pin reads the 8-bit status
register value or the upper/lower byte of the 16-bit DMA address register or 16-bit TC regsiter. When in the Master mode
this pin serves as a control output, which allows the device to receive data from an I/O device during the DMA write
cycle.

2

I/OW (I/O Write) – Active Low input/output (3 state)
This pin function as an input when in Slave mode. Application of a Low level to this pin enables the data to be loaded
into the 8-bit mode set register or the upper/lower byte of the 16-bit DMA address register or TC register. When in the
Master mode this pin serves as a control output, which allows the device to write data into an I/O device.

3

MEMR (Memory Read) – Active Low output (3 state)
This pin is used to enable to be read from the addressed memory location during DMA read cycle. It is set to a high
impedance when in the Slave mode.

4

MEMW (Memory Write) – Active Low output (3 state)
This pin is used to enable data to be writen into the addressed memory location during DMA write cycle. It is set to high
impedance when in the Slave mode.

5

MARK (Mark) – Output
This pin is used to indicate to the selected I/O device that the current DMA cycle is the 128th cycle as counted from the
preceding MARK.
A MARK always occurs at every 128 cycles as counted from the end of a data block. It occurs at every 128 cycle as
counted from the beginning of a data block only if the total number (n) of DMA cycles is an integral multiple of 128 (and
the value (n-1) is loaded in the TC register).

6

READY (Ready) – Input
If the low-speed memory used requires an extended memory cycle, appliyng an asynchronous Low level signal to this
pin causes the DMAC to place wait cycles on its internal state to extend the memory read/write cycle.

7

HLDA (Hold Acknowledge) – Input
This pin accepts an BUSAK signal returned from the CPU (Z-80) when the CPU acknowledges a hold request. The
signal indicates that the DMAC (

µ

PD8257) has acquired bus access control. Once this signal is returned, the bus

outputs of the CPU are set to high impedance.

8

ADDSTB (Address Strobe) – Output
This pin is normally connected to the STB Input of the 

µ

PD8212 as a strobe, which is used to write the upper byte of

memory address from the data bus into the 

µ

PD8212 .

9

AEN (Address Enable) – Output
This pin is used to set the address and control bus outputs of the Z-80 CPU to high impedance if needed. It may also be
used to disable the system address bus by using the enable input of the address bus driver within the system. This is to
disable any response from non-DMA devices during the DMA cycle.
It may also be used to disconnect the 

µ

PD8257’s data bus from the system data bus, so that no special timing

restrictions be required for the sytem bus when the 

µ

PD8257 wants to transfer the upper byte of DMA address through

its data bus.
When the 

µ

PD8257 is used for I/O device configuration (in contrast to memory map configuration), this AEN output is

disabled so that an I/O device is not selected when a DMA address is pleaced on the address bus. An I/O device must
be selected bye the DMA acknowledge output to the four channels.

10

HRQ (Hold Request) – Output
This pin is used to request system bus access control. It is connected to the BUSRQ input of the Z-80 when only one
chip of 

µ

PD8257 is used in the system. When two or more chips are used, an additional priority encoder is required to

assign priority to the multiple HRQ signal lines.

11

CS (Chip Select) – Active Low input
When in the Slave mode, this pin enables the I/O Read or I/O Write input of the 

µ

PD8257 when the device is to be read

or written, respectively. When in the Master mode, the CS is automatically disabled to prevent the device itself from
being selected during DMA operation.

12

CLK (Clock) – Input
Clock in (4MHz)

13

RESET (Reset) – Input
This pin normally accepts an asynchronous Reset output from the CPU. The Reset signal resets all control signals and
places the device into the Slave mode. Once a Reset signal is received, the 

µ

PD8257 aborts its current operation

regardless of the device status and enters the Idle set (SI).

25, 24, 14, 15

DACK0-DACK3 (DMA Acknowledge) – Active Low output
These pins indicate to the I/O devices attached to the respective channels that the DMA cycle has been acknowledged.

19 – 16

DRQ0-DRQ3 (DMA Request) – Input
These  Pins are independent, asynchronous DMA request channels used for I/O devices to request DMA cycle to the

µ

PD8257. DRQ3 has the lowest priority, while DRQ0 has the highest, as long as the Rotary Priority mode is not

selected. DRQn input is kept high until a DACKn is received. During the Multi DMA Cycle mode (Burst mode), DRQn is
kept high until the DACKn for the last cycle is received.

– 68 –