DOWNLOAD Sharp ER-A850 (serv.man2) Service Manual ↓ Size: 1.18 MB | Pages: 92 in PDF or view online for FREE

The receiver provides the following two functions:

1) Data reception

2) Collision detection

Fig. 16-29

1

Data reception
The 75115 is a dual-channel receiver containing two comparators.
One of the comparators is used to detect received data (RDI). The
data received from the line is applied to the negative input (pin 5)
of the comparator. The received data is also amplified by Q5,
integrated by R320 and C204, and voltage-divided by R34 and
VR1 before being applied to the positive input (pin 7) of the same
comparator, This assures reliable identification of "0" and "1" lev-
els even if the received data signal is distorted due to a long line
length.

Note: If Transistor Q5 is replaced for servicing, the VR3 requires

readjustment. See the section for adjustment.

2

Collision detection
The other comparator in the 75115 is used for collision detection.
The SRN communication uses only a single transmission line, and
the transmission line is connected to each terminal. Only one pair
of terminals can communicate with each other over the transmis-
sion line at a time. If the transmission line is busy, other terminals
must wait to transmit until the line becomes available. The line
busy condition is monitored by the collision detector. The line sig-
nal is applied to the positive input (pin 9) of the comparator, while
the local send signal is applied to the negative input (pin 11) of the
same comparator, so that correct transmission can be monitored
by comparing the line signal with the transmission signal. If two
terminals attempt transmission at the same time, data collision will
occur on the line, which results in the line signal being different
from the local transmission signal. Detecting this difference, the
collision detector outputs a COL signal to indicate it to the CPU.

The access system employs the carrier sense multiple access with
collision detect (CSMA/CD) with a BUS type topology. The access
system has no control station on the network and checks the space
area condition of the circuit according to the process is available.
Collision is detected sometimes due to the delay on the circuit or the
simulataneous data sending, but the collision is detected immediately
by the collision detect circuit and prevents the deterioration of the
transmission efficiency by providing the backoff process (binary expo-
nential backoff). The carrier sense is detected by the two stages of
the data packet and response packet to prevent the collision of the
response packet. This permits higher efficiency for heavy loads.
Collision detect circuit is located within the MB62H149 custom LSI.

This circuit detects whether data is flowing on the transmission line. It
consists of a circuit which immediately senses a no data status on the
line.

Fig. 30

When data is not on the line the circuit functions to sense an elapse of
the fixed time rate. The immediate sensing circuit is used for response
testing and the delayed sensing circuit is used for data testing.
This circuit is located within MB62H149 custom LSI.

+12V

+5V

Transmitter

LINE

GND

COL

RDI

14

15

13

9

11

R322

1.2K

Q5

R320 3.9K

R321
1K

C204

3300P

R324

1.5K

VR3

2

1

7

8

+5V

12K

RTS

75115

3

4

R319

15K

+12V

Transmit data

5K

R323

MB62H149

75115

65

COL

15

LINE

– 73 –

Main
PWB

HTIO

IOTH, EVRQ, CTS

IOC CN

I/O
controller

8MHz

Buzzer
circuit

BZU1

MCR
circuit

MINT1/2, MTS1/2, CKA1/2

Buzzer

Keyboard
circuit

ST0~4

KR0~11

MCR CN

ERA8MR

ER-A850: Normal key

ER-A880: Tuch key

Keyboard CN

Cleak key

Cleak key

Clerk key CN

WMF CN

CFSR

INP7

DUZ1

MTS1

N U

CKA1

MTS2

N U

CKA2

(OP EN)

INP8

INP9

HTS

STH

CLK

EVRQ

CTS

ST3

ST2

ST1

ST0

INP0

MODER

CFSR

(OPEN)

KR15

KR14

KR13

KR12

KR11

KR10

KR9

KR8

KR

24

KR

25

KR

26

AV

C

C

AV

R

AV

SS

KR

27

KR

28

KR

29

KR

30

KR

31

MO

D

X0

X1

VS

S

IO

BE

S

KR

0

KR

1

KR

2

KR

3

KR

4

KR

5

KR

6

KR

7

IN

P

6

IN

P

5

IN

P

4

IN

P

3

HI

N

T

1

HI

N

T

2

IN

P

2

IN

P

1

B

UZ0

VC

C

NU

B

UZMD

KT

VP

MO

D

E

1

MO

D

E

0

KR

2

3

KR

2

2

KR

2

1

KR

2

0

KR

1

9

KR

1

8

KR

1

7

KR

1

6

ST

4

I/O controller

Pin No.

PORT

RESET

Setting after RESET

Signal

name

Remark

I/O

Status

DATA

I/O

1

P70/AN0

I/O

I

—

I

R24

Key Return 24

Key return

2

P71/AN1

I/O

I

—

I

R25

Key Return 25

3

P72/AN2

I/O

I

—

I

R26

Key Return 26

4

AV

CC

I

—

—

I

NC

5

AV

R

I

—

—

I

NC

6

AV

SS

I

—

—

I

NC

7

P73/AN3

I/O

I

—

I

KR27

Key Return 27

Key return

8

P74/AN4

I/O

I

—

I

KR28

Key Return 28

9

P75/AN5

I/O

I

—

I

KR29

Key Return 29

10

P76/AN6/CAP0

I/O

I

—

I

KR30

Key Return 30

11

P77/AN7/CAP1

I/O

I

—

I

KR31

Key Return 31

12

MOD

I

H

‘H’

I

‘H’

13

X0

I

I

X0

System Clock

14

X1

I

I

X1

System Clock

15

V

SS

I

—

—

—

GND

GND

16

RST

I

I

IORES

System Reset

17

P00

I/O

I

—

I

KR0

Key Return 0

Key return

18

P01

I/O

I

—

I

KR1

Key Return 1

19

P02

I/O

I

—

I

KR2

Key Return 2

20

P03

I/O

I

—

I

KR3

Key Return 3

21

P04

I/O

I

—

I

KR4

Key Return 4

22

P05

I/O

I

—

I

KR5

Key Return 5

23

P06

I/O

I

—

I

KR6

Key Return 6

24

P07

I/O

I

—

I

KR7

Key Return 7

25

P10

I/O

I

—

I

KR8

Key Return 8

26

P11

I/O

I

—

I

KR9

Key Return 9

27

P12

I/O

I

—

I

KR10

Key Return 10

28

P13

I/O

I

—

I

KR11

Key Return 11

29

P14

I/O

I

—

I

KR12

Key Return 12

30

P15

I/O

I

—

I

KR13

Key Return 13

31

P16

I/O

I

—

I

KR14

Key Return 14

32

P17

I/O

I

—

I

KR15

Key Return 15

33

(OPEN)

—

—

—

—

—

OPEN

– 74 –

Pin No.

PORT

RESET

Setting after RESET

Signal

name

Remark

I/O

Status

DATA

I/O

34

P20

I/O

I

—

I

CFSR

Clerk, Switch Return

35

P21

I/O

I

—

I

MODER

Mode Return

36

P22

I/O

I

O

I

INP0

General use input pin

37

P30/HLD

I/O

I

O

O

ST0

Key Scan ST0

Key scan

38

P31/HLDA

I/O

I

O

O

ST1

Key Scan ST1

39

P32/POF

I/O

I

O

O

ST2

Key Scan ST2

40

P33/PF1

I/O

I

O

O

ST3

Key Scan ST3

41

P34/READY

I/O

I

O

O

ST4

Key Scan ST4

42

P40/SIP0

I/O

I

—

I

KR16

Key Return 16

Key Return

43

P41/SIP1

I/O

I

—

I

KR17

Key Return 17

44

P42/SIP2

I/O

I

—

I

KR18

Key Return 18

45

P43/SIP3

I/O

I

—

I

KR19

Key Return 19

46

P44/SIP4

I/O

I

—

I

KR20

Key Return 20

47

P45/SIP5

I/O

I

—

I

KR21

Key Return 21

48

P46/SIP6

I/O

I

—

I

KR22

Key Return 22

49

P47/SIP7

I/O

I

—

I

KR23

Key Return 23

50

P50/SOP0

I/O

I

—

I

MODE0

Key scan range definition       (Refer to Tab. 1 below.)

51

P51/SOP1

I/O

I

—

I

MODE1

Key scan range definition       (Refer to Tab. 1 below.)

52

P52/SOP2

I/O

I

—

I

KTYP1

Touch panel/Normal key select signal

53

P53/SOP3

I/O

I

—

I

BUZMD

Buzzer self-excited/separately excited select signal

54

P54/SOP4/OUT0

I/O

I

O

O

—

Reserved

55

V

CC

I

—

—

—

V

CC

Power source

56

P55/SOP5/OUT1

I/O

I

O

O

BUZO

Buzzer self-excited output signal

57

P56/SOP6/TCND1

I/O

I

O

I

INP1

General use input pin

58

P57/SOP7/TCNU1

I/O

I

O

I

INP2

General use input pin

59

P60/IS

I/O

I

I

I

MINT2

MCLS2 card detection signal   CIS/(Card Loading Signal)

60

P61/OS

I/O

I

I

I

MINT1

MCLS1 card detection signal   CIS/(Card Loading Signal)

61

P62/TSC

I/O

I

O

I

INP3

General use input pin

62

P63/INT/START

I/O

I

O

I

INP4

General use input pin

63

P64/TCND0

I/O

I

O

I

INP5

General use input pin

64

P65/TCNU0

I/O

I

O

I

INP6

General use input pin

65

P66/TO1/CLK0

I/O

I

O

I

INP7

General use input pin

66

P67/TO2

I/O

I

O

I

BUZ1

Buzzer separately excited output signal

67

P80/SI1

I/O

I

1

I

MTS1

MCR1 

→

 IO controller           RDD/(Read Data)

68

P81/SO1

I/O

I

—

O

—

Reserved

69

P82/SCK1

I/O

I

1

I

CKA1

MCR1 

shift 

clock 

signal 

    RCP/(Read 

Clock 

Pulse)

70

P83/SI2

I/O

I

1

I

MTS2

MCR2 

→

 IO controller           RDD (Read Data)

71

P84/SO2

I/O

I

—

O

—

Reserved

72

P85/SCK2

I/O

I

1

I

CKA2

MCR2 

shift 

clock 

signal 

    RCP/(Read 

Clock 

Pulse)

73

(OPEN)

—

—

—

—

—

OPEN

74

P86/PWM1

I/O

I

O

I

INP8

General use input pin

75

P87/PWM2

I/O

I

O

I

INP9

General use input pin

76

P90/SIN

I/O

I

—

I

HTS

HOST 

→

 IO controller

77

P91/SOUT

I/O

I

—

O

STH

IO controller 

→

 HOST

78

P92/SCLK

I/O

I

—

I

CLK

Shift clock signal

79

P93/PTGR1

I/O

I

1

O

EVRQ

Interruption signal from IO controller to HOST

80

P94/PTGR2

I/O

I

1

O

CS

Shows Ready/Busy state of the IO controller.

Table 1

PORT

Number of strobes x

number of returns 

MODEL

P51/SOP1

P50/SOP0

MODE1

MODE0

0

0

16 x 16

ER-A850

1

0

32 x 16

ER-A880

0

1

32 x 32

Not used

1

1

Other operation mode

Not used

– 75 –

The I/O controller controls three kinds of buzzer sounds.

•

Short 1 shot buzzer (about 70 ms)

•

Long 1 shot buzzer (about 140ms)

•

Long buzzer (Keeps sounding until the buzzer OFF command is
executed.)

The I/O controller controls data in track 1 and track 2 of the MCR
(Magnetic Card Reader).

<ER-A850>

<ER-A880>

Model

No. of Strobes

No. of returns

ER-A850

13

12

ER-A880

25

10

For recognition of KEY expansion, several input ports are used to
define each KEY expansion mode and to specify the KEY scan range.

In the ER-A850/A880, setting is made as follows. MODE0 and
MODE1 mean mode terminals of I/O controller. 

MODE1

MODE0

No. of strobe 

×

 No. of return

0 (LOW)

0 (LOW)

16 

×

 16 mode (ER-A850)

0 (LOW)

1 (HIGH)

32 

×

 16 mode (ER-A880)

1 (HIGH)

0 (LOW)

32 

×

 32 mode (Reserved)

1 (HIGH)

1 (HIGH)

32 

×

 32 mode (Reserved)

For scan control, the following scan modes are realized. The KTYP
terminal of I/O controller is used to set the scan mode. 

Scan system

Model type

KTYP terminal

Touch panel mode

ER-A880

1 (HIGH)

Normal mode

ER-A850

0 (LOW)

1

Touch panel mode
The make/break control system is employed. 
Even when two or more keys are pressed at a time, the make
code of the "made" key is sent to the host. When the key is
released, the break code is sent. (Max. 4 keys can be controlled at
a time.)

2

Normal mode
In this normal keyboard control mode, double depression is inva-
lid. 

The clerk key is controlled by 6 bit.

I/O

controller

BUZ1

74LS00

DTC114YK

VCC

Buzzer

I/O

controller

INT1, INT2

MTS1, MTS2

CKA1, CKA2

74LS00

4069

RCP1, RCP2

CLS2

CLS1

RCD2

RCD1

ER-A8MR

MCR CN

I/O

connector

ST0~4

KST0~KST7

74LS138

74LS138

KST8~KST12

KR0~11

KKR0~KKR7

74HC244

74HC244

KKR8~KKR11

Key board
matrix

I/O

connector

ST0~4

KST0~KST7

74LS138

KST8~KST15

Key board
matrix

74LS138

KST16~KST23

74LS138

KST24

KR0~11

KKR0~KKR7

74HC244

KKR8~KKR9

74LS138

74HC244

ST0~4

74LS138

KST0~KST5

Clerk key

ST0~4

74LS244

PSC

CFSR

ST0~4

CFSR

74LS138

ST0~ST7

PSC

ST0~ST3

74LS125

ST4~ST7

X4~X7

74LS125

X0~X3

WHFCN

– 76 –