Sharp MX-6201N / MX-7001N (serv.man45) Service Manual ▷ View online
MX-7001N CIRCUIT DIAGRAM / 回路図 2 – 14
DDR2_AD0
DDR2_AD1
DDR2_AD1
DDR2_AD3
DDR2_AD2
DDR2_AD6
DDR2_AD5
DDR2_AD4
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DDR2_AD11
DDR2_CS0
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DDR2_RAS
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DDR2_BA0
DDR2_AD13
DDR2_AD9
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DDR2_AD1
DDR2_BA1
DDR2_AD0
DDR2_RAS
DDR2_AD10
DDR2_CAS
DDR2_AD7
DDR2_WE
DDR2_AD4
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DDR2_AD5
DDR2_AD13
DDR2_AD11
DDR2_AD6
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DDR2_AD2
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_P
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DDR2_AD10
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DDR2_AD7
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DDR2_AD13
DDR2_AD11
DDR2_AD6
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DDR2_AD8
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_N
_P
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DDR2_DM0
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+2.5V
+2.5V
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+2.5V
+2.5V
+2.5V
C1083
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C1088
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C37
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VSS
34
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CK
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VSS
48
DNU
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UDQS
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VDDQ
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DQ14
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VSSQ
58
VDDQ
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VSSQ
64
VSS
66
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120J
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C35
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C16
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23
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33
VSS
34
CAS#
22
A4
35
VDDQ
15
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19
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18
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VDD
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43
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VSSQ
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VSS
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IC26
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A3
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VDD
33
VSS
34
CAS#
22
A4
35
VDDQ
15
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DNU
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VDD
18
LDQS
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VDDQ
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NC
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VSSQ
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R181
120J
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C23
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C179
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10uF(2012)
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0.1uF(B)
C1082
0.1uF(B)
C38
0.1uF(B)
C176
0.1uF(B)
C249
0.1uF(B)
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23
CS#
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A1
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A3
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VDD
33
VSS
34
CAS#
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A4
35
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17
VDD
18
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DQ7
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CKE
44
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47
VSS
48
DNU
50
UDQS
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53
VDD
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NC
43
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46
VSSQ
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DQ8
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WE#
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DQ9
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VSSQ
58
VDDQ
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VSSQ
64
VSS
66
IC23
512Mb DDR SDRAM
IC23
C247
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C174
0.1uF(B)
3
3
2
2
1
1
D
C
B
A
9/52 (11)
MX-7001N CIRCUIT DIAGRAM / 回路図 2 – 15
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+
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+
3
.3V_SA
+
3
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PCI2_AD
[31:
0]
{1
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3
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[3:
0]
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PCI1_AD
[31:
0]
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,33
}
PCI1_CBE
[3:
0]
{1
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23
,33
}
PCI1_FRAME
{1
7,
23
,33
}
PCI1_TRDY
{1
7,
23
,33
}
PCI1_IRDY
{1
7,
23
,33
}
PCI1_SERR
{1
7,
23
,33
}
PCI1_INTA_PU
{7,
1
7,
23
,33
}
PCI1_DEVSEL
{1
7,
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,33
}
PCI1_STOP
{1
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23
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{33
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Q
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ICU_GNT
{3
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Q
{4
7}
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in
bus
s/t/s
oi
bus
s/t/s
io
bus
s/t/s
oi
bus
s/t/s
io
bus
s/t/s
io
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o
/d
io
bus
s/t/s
in
bus
s/t/s
io
bus
o
/d
io
p-p
in
p-p
o
/d
out
p-p
io
p-p
in
p-p
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p-p
in
p-p
in
p-p
io
p-p
o
ut
p-p
o
ut
p-p
o
ut
p-p
o
ut
R1
9
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J
R212
4
9.9
F
8
1
7
2
6
3
5
4
BR142
8.2KJ
x4
CP1
6
5
8
1
7
2
6
3
5
4
BR12
9
33J
x4
R2
0
5
33J
CP1
69
KP2
R18
6
33J
8
1
7
2
6
3
5
4
BR119
8.2KJ
x4
8
1
7
2
6
3
5
4
BR115
8.2KJ
x4
R
90
41
0
KJ
CP15
9
CP1
6
3
R2
0
2
33J
8
1
7
2
6
3
5
4
BR14
7
33J
x4
R2
09
4
7
J
R2
00
33J
8
1
7
2
6
3
5
4
BR13
9
33J
x4
R1
90
33J
8
1
7
2
6
3
5
4
BR13
6
33J
x4
CP1
6
1
CP1
7
1
CP1
7
1
R211
4
7
J
R2
0
4
33J
8
1
7
2
6
3
5
4
BR133
33J
x4
8
1
7
2
6
3
5
4
BR13
7
4
7
Jx
4
8
1
7
2
6
3
5
4
BR143
8.2KJ
x4
8
1
7
2
6
3
5
4
BR14
9
33J
x4
CP1
60
CP1
6
8
1
2
L1
0
BLM15AG121SN1(1
00
5)
8
1
7
2
6
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5
4
BR141
8.2KJ
x4
8
1
7
2
6
3
5
4
BR117
8.2KJ
x4
R1
9
4
33J
R188
1
00
J
CP1
6
2
R1
96
4
9.9
F
R2
0
1
33J
R1
9
2
33J
KP3
8
1
7
2
6
3
5
4
BR138
33J
x4
CP1
66
R21
0
4
7
J
CP15
7
CP1
6
4
R
7
34
4
7
J
pci1_ad
[31
]
AJ2
6
pci1_ad
[3
0]
AK2
6
pci1_ad
[2
9]
AL2
6
pci1_ad
[28
]
AJ25
pci1_ad
[2
7]
AK25
pci1_ad
[2
6]
AL24
pci1_ad
[25
]
AK24
pci1_ad
[24
]
AJ24
pci1_ad
[23
]
AM2
6
pci1_ad
[22
]
AM25
pci1_ad
[21
]
AN2
6
pci1_ad
[2
0]
AP2
6
pci1_ad
[1
9]
AN25
pci1_ad
[18
]
AP25
pci1_ad
[1
7]
AN24
pci1_ad
[1
6]
AP24
pci1_ad
[15
]
AP2
0
pci1_ad
[14
]
AN1
9
pci1_ad
[13
]
AP1
9
pci1_ad
[12
]
AN18
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[11
]
AJ21
pci1_ad
[1
0]
AM21
pci1_ad
[9]
AL21
pci1_ad
[8
]
AL2
0
pci1_ad
[7]
AL1
9
pci1_ad
[6]
AM18
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]
AK2
0
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[4
]
AK1
9
pci1_ad
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]
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pci1_ad
[2
]
AJ2
0
pci1_ad
[1
]
AJ18
pci1_ad
[0]
AJ1
9
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q
5_l
AL2
7
pci1_re
q
4_l
AN2
7
pci1_re
q
3_l
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pci1_re
q
2_l
AP28
pci1_re
q
1_l
AN28
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g
nt5_l
AK2
7
pci1_
g
nt4_l
AP2
7
pci1_
g
nt3_l
AP2
9
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g
nt2_l
AL2
9
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g
nt1_l
AN2
9
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[3
]
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]
AP23
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[1
]
AN21
pci1_cbe
[0]
AN2
0
pci1_cl
ki
AP1
7
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AJ22
pci1_use_cpu
AJ2
7
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AL25
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k_l
AP21
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AP22
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AL22
pci1_stop_l
AN22
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m
e_l
AL23
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AM22
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AK23
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AJ23
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AM2
9
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AK28
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AL18
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AN1
7
b
zrset_pci1
AP3
0
b
zvdd_pci1
AN31
pci2_ad
[31
]
M2
9
pci2_ad
[3
0]
L3
0
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[2
9]
L31
pci2_ad
[28
]
M31
pci2_ad
[2
7]
M3
0
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[2
6]
N32
pci2_ad
[25
]
N2
9
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[24
]
P32
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[23
]
K34
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[22
]
L33
pci2_ad
[21
]
L34
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[2
0]
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pci2_ad
[1
9]
M34
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[18
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N33
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[1
7]
N34
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[1
6]
P2
9
pci2_ad
[15
]
V34
pci2_ad
[14
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V33
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[13
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W34
pci2_ad
[12
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W33
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[11
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N31
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[1
0]
P31
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[9]
T31
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[8
]
U31
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q
5_l
K33
pci2_re
q
4_l
K32
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q
3_l
H31
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q
2_l
J34
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q
1_l
L2
9
pci2_
g
nt5_l
J3
0
pci2_
g
nt4_l
J33
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g
nt3_l
J31
pci2_
g
nt2_l
J32
pci2_
g
nt1_l
H34
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]
U33
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T34
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[3
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T33
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ki
Y34
pci2_use_cpu
H33
pci2_par
T3
0
pci2_idsel
K31
pci2_loc
k_l
R34
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T2
9
pci2_perr_l
R33
pci2_stop_l
R31
pci2_devsel_l
P34
pci2_trdy_l
R3
0
pci2_irdy_l
P33
pci2_fra
m
e_l
R2
9
pci2_into_l
K3
0
pci2_inti_l
K2
9
pllvss_pci2
W2
9
pllvdd_pci2
W3
0
b
zvdd_pci2
G31
b
zrset_pci2
G34
pci2_ad
[7]
U32
pci2_ad
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U3
0
pci2_ad
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U2
9
pci2_ad
[4
]
V3
0
pci2_ad
[3
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V32
pci2_ad
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V31
pci2_ad
[1
]
W31
pci2_ad
[0]
V2
9
Im
a
g
e_Syste
m
_C
h
ip
4/8
PCI1
IF
PCI2
IF
IC21D
Im
a
g
e_Syste
m
_C
h
ip_15
R
7
33
4
7
J
CP1
7
2
CP1
67
8
1
7
2
6
3
5
4
BR153
33J
x4
8
7
7
2
6
3
5
4
1
BC
69
0.
1uF
x4(B)
R185
33J
R2
0
3
33J
8
1
7
2
6
3
5
4
BR131
33J
x4
8
1
7
2
6
3
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BR132
33J
x4
8
1
7
2
6
3
5
4
BR14
0
33J
x4
CP1
70
1
2
L
9
BLM15AG121SN1(1
00
5)
8
1
7
2
6
3
5
4
BR118
8.2KJ
x4
R1
99
1
00
J
8
1
7
2
6
3
5
4
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33J
x4
R2
06
33J
R1
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33J
R18
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33J
R1
9
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33J
8
1
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2
6
3
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4
BR14
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33J
x4
8
1
7
2
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3
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x4
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1
7
2
6
3
5
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BR148
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x4
R2
0
84
7
J
CP158
8
1
7
2
6
3
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1
7
2
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x4
6
3
7
2
8
1
5
4
BR135
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7
Jx
4
8
7
7
2
6
3
5
4
1
BC
6
8
0.
1uF
x4(B)
8
1
7
2
6
3
5
4
BR116
8.2KJ
x4
8
1
7
2
6
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5
4
BR15
0
33J
x4
8
1
7
2
6
3
5
4
BR151
33J
x4
8
1
7
2
6
3
5
4
BR134
33J
x4
5
5
4
4
3
3
2
2
D
D
C
C
B
B
A
A
MFPC
PWB
(SYST
EM
A
SI
CP
C
I-1
,2)
10
/52
(12)
MX-7001N CIRCUIT DIAGRAM / 回路図 2 – 16
AD1
AD
9
AD22
AD2
6
AD1
7
AD2
AD1
0
AD23
AD2
7
AD18
AD12
AD13
AD14
AD15
AD
0
AD3
AD24
AD25
AD4
AD5
AD
6
AD
7
AD1
6
AD1
9
AD8
AD11
AD28
AD2
9
AD3
0
AD31
AD2
0
AD21
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SA_SDA1
SA_SCL1
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+
3
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+
3
.3V
+
1
.2V
+
1
.2V
+
3
.3V
DGND
+
3
.3V
+
3
.3V
+
3
.3V
+
3
.3V
LBUS_DMA_ACK1
{2
0}
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{6}
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,25
}
AD
[31:
0]
{18
,21
,25
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0}
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ALE
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{18
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0}
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{18
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1
0,
35
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Q0
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0}
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Q
1
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0
{2
0}
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{5
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0
{18
,25
}
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0
_O
{32
}
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0
_I
{32
}
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2
0,
53
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53
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{53
}
SA_JTAG_TDI
{53
}
nREADDIR
{18
}
Not
Asse
m
ble(For
Debu
g
)
1
2
L11
BLM15AG121SN1(1
00
5)
R232
2.2KJ
CP2
0
1
CP2
0
2
CP1
9
8
R224
2
.2KJ
R213
1
0
KJ
C2
0
8
X_
0.
1uF(B)
C21
6
4
70
pF
R
7
3
6
22J
KP2
6
CP1
9
5
R234
33J
C212 X_
0.
1uF(B)
CP1
99
CP2
0
3
C22
0
0.
1uF(B)
AS2
CAT24FC25
6
LI
CP1
97
8
7
7
2
6
3
5
4
1
BC
7
1
0.
1uF
x4(B)
TIN1
11
ROUT1
12
ROUT2
9
TOUT1
14
TOUT2
7
RIN1
13
RIN2
8
C1
+
1
C1-
3
C2
+
4
C2-
5
V
+
2
V-
6
GND
15
VCC
1
6
TIN2
1
0
IC2
7
X_MAX3232ECAE(1
6
SSOP)
MAXIM
R235
33J
8
7
7
2
6
3
5
4
1
BC
70
0.
1uF
x4(B)
R
7
3
7
22J
KP4
R21
6
X_33J
R21
7
4
7
KJ
A
0
1
A1
2
GND
4
SDA
5
SCL
6
WP
7
VCC
8
A2
3
IC28
8PIN
D
IP
SOCKET
CP1
9
3
lbus_dat
[31
]
AM
6
lbus_dat
[3
0]
AN
6
lbus_dat
[2
9]
AK8
lbus_dat
[28
]
AP
6
lbus_dat
[2
7]
AJ
9
lbus_dat
[2
6]
AL
7
lbus_dat
[25
]
AN
7
lbus_dat
[24
]
AP
7
lbus_dat
[23
]
AK1
0
lbus_dat
[22
]
AN8
lbus_dat
[21
]
AJ1
0
lbus_dat
[2
0]
AL
9
lbus_dat
[1
9]
AP8
lbus_dat
[18
]
AM
9
lbus_dat
[1
7]
AK
9
lbus_dat
[1
6]
AN
9
lbus_dat
[15
]
AL8
lbus_dat
[14
]
AJ11
lbus_dat
[13
]
AP
9
lbus_dat
[12
]
AK11
lbus_dat
[11
]
AM1
0
lbus_dat
[1
0]
AN1
0
lbus_dat
[9]
AK12
lbus_dat
[8
]
AJ12
lbus_dat
[7]
AP1
0
lbus_dat
[6]
AL11
lbus_dat
[5
]
AN11
lbus_dat
[4
]
AP11
lbus_dat
[3
]
AL1
0
lbus_dat
[2
]
AJ13
lbus_dat
[1
]
AN12
lbus_dat
[0]
AL12
lbus_d
m
a_re
q
_l
[3
]
AK15
lbus_d
m
a_re
q
_l
[2
]
AM14
lbus_d
m
a_re
q
_l
[1
]
AP13
lbus_d
m
a_re
q
_l
[0]
AL14
lbus_d
m
a_ac
k_l
[3
]
AP14
lbus_d
m
a_ac
k_l
[2
]
AL15
lbus_d
m
a_ac
k_l
[1
]
AN14
lbus_d
m
a_ac
k_l
[0]
AJ15
lbus_d
m
a_tc_l
[3
]
AL1
6
lbus_d
m
a_tc_l
[2
]
AJ1
6
lbus_d
m
a_tc_l
[1
]
AN15
lbus_d
m
a_tc_l
[0]
AK1
6
lbus_
g
en_cs_l
[3
]
AN5
lbus_
g
en_cs_l
[2
]
AN4
lbus_
g
en_cs_l
[1
]
AJ
7
lbus_
g
en_cs_l
[0]
AL5
lbus_ale
AP12
lbus_oe_l
AM13
lbus_
w
e_l
AL13
lbus_
w
ait_l(PU)
AJ14
lbus_buf_en_l
AN13
lbus_cl
ko
AP4
lbus_boot_cs_l
AK
6
uart_cl
ki
AN1
6
uart_r
xd
[1
]
AJ1
7
uart_r
xd
[0]
AK1
7
uart_t
xd
[1
]
AL1
7
uart_t
xd
[0]
AP1
6
uart_t
xdrdy_l(IN
,PU)
AM1
7
uart_r
xdrdy_l
AP15
LSIPROCMON
D3
LSISCANENABLE
D2
LSI_IDDT
F5
LSI_TN
D1
LSI_POWERON_GO
G
6
LSI_TRSTN(PU)
AN3
LSI_TMS(PU)
AK5
LSI_TDO
AP3
LSI_TCK
AJ
6
LSI_TDI(PU)
AM2
eepro
m
_dat
[1
]
AK4
eepro
m
_dat
[0]
AL1
sm
ic_cl
ki
AN3
0
pllvdd_s
m
ic
AM3
0
pllvss_s
m
ic
AL3
0
div_
m
ode
[1
](PU)
AP31
div_
m
ode
[0]
(PU)
AK2
9
eepro
m
_cl
ko
[1
]
AH
6
eepro
m
_cl
ko
[0]
AM1
m
st_por_l
AG31
pllvdd_
m
st
AE33
pllvss_
m
st
AD3
0
m
st_cl
ki
AE34
lbus_d
m
a_cs_l
[3
]
AL
6
lbus_d
m
a_cs_l
[2
]
AJ8
lbus_d
m
a_cs_l
[1
]
AP5
lbus_d
m
a_cs_l
[0]
AK
7
Im
a
g
e_Syste
m
_C
h
ip
3/8
LOCAL
BUS
IF
UART
JTAG
/
SYSTEM
I2C
SMIC
CLOCK
DEV
.
Master
C
loc
k
PU
IC21C
Im
a
g
e_Syste
m
_C
h
ip_15
Im
a
g
e_Syste
m
_C
h
ip
3/8
PU
IC21C
R236
10
KJ
1
2
L12
BLM15AG121SN1(1
00
5)
C211 X_
0.
1uF(B)
R222
2.2KJ
1
2
3
CN4
X_S3B-PH-SM3-TB
CP1
96
R22
0
22J
C2
09
X_
0.
1uF(B)
R233
4.7
KJ
KP1
0
C21
0
X_
0.
1uF(B)
R215
X_33J
5
5
4
4
43
32
2
1
1
D
D
C
C
B
B
A
A
MFPC
PWB
(SYST
EM
ASI
C
LOC
A
L,
SYST
EM)
11/52
(13)
MX-7001N CIRCUIT DIAGRAM / 回路図 2 – 17
SCAN_DATB_I3
SCAN_DATB_I2
SCAN_DATB_I1
SCAN_DATB_I
0
SCAN_DATG_I3
SCAN_DATG_I2
SCAN_DATG_I1
SCAN_DATG_I
0
SCAN_DATR_I3
SCAN_DATR_I2
SCAN_DATR_I1
SCAN_DATR_I
0
VIDEO_DAT_K3
VIDEO_DAT_K2
VIDEO_DAT_K1
VIDEO_DAT_K
0
VIDEO_DAT_M3
VIDEO_DAT_M2
VIDEO_DAT_M1
VIDEO_DAT_M
0
VIDEO_DAT_Y3
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VIDEO_DAT_Y
0
VIDEO_DAT_C3
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0
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