DOWNLOAD Sharp ER-A470 (serv.man2) Service Manual ↓ Size: 929.75 KB | Pages: 57 in PDF or view online for FREE

Pin

No.

Port

I/O

RESET

State

Signal

name

I/O

Notes

PULL
 

−

UP

−

DOWN

46

CL2

47

TEST

I

I

VCKDC

5V

48

D0

I/O

H-Z

G1

O

7 SEG DIG 1

PULL-DOWN

49

D1

I/O

H-Z

G2

O

7 SEG DIG 2

PULL-DOWN

50

D2

I/O

H-Z

G3

O

7 SEG DIG 3

PULL-DOWN

51

D3

I/O

H-Z

G4

I

7 SEG DIG 4

PULL-DOWN

52

D4

I/O

H-Z

G5

O

7 SEG DIG 5

PULL-DOWN

53

D5

I/O

H-Z

G6

O

7 SEG DIG 6

PULL-DOWN

54

D6

I/O

H-Z

G7

O

7 SEG DIG 7

PULL-DOWN

55

D7

I/O

H-Z

G8

O

7 SEG DIG 8

PULL-DOWN

56

D8

I/O

H-Z

G9

O

7 SEG DIG 9

PULL-DOWN

57

D9

I/O

H-Z

G10

O

7 SEG DIG 10

PULL-DOWN

58

D10

I/O

H-Z

NU

O

PULL-DOWN

59

D11

I/O

H-Z

NU

O

60

D12

I/O

H-Z

NU

O

61

D13

I/O

H-Z

NU

O

62

D14

I/O

H-Z

NU

O

63

D15

I/O

H-Z

NU

O

64

R0

0

I/O

H-Z

SA

O

DB4 : SEG-A

PULL-DOWN

NOTE 3: Pull-up/down in the table indicates that the lines concerned

require external pull-up/down resistance.

Fig. 3-1

Basic clock is supplied from a 14.7456MHz ceramic oscillator.
The CPU contains an oscillation circuit from which the basic clock is
internally driven. If the CPU was not operating properly, the signal
does not appear on this line in most cases.

Fig. 3-2

Two oscillators are connected to the CKDC6.
The main clock X2 generates 4.19MHz which is used during power
on.
When power is turned off, the CKDC6 goes into the standby mode
and the main clock stops.
The sub-clock X1 generates 32.768KHz which is primarily used to
update the internal RTC (real time clock). During the standby mode, it
keeps oscillating to update the clock and monitoring the power recov-
ery.

CPU

(HD64151010FX)

99

98

XTAL

EXTAL

14.7456MHz

X1

43

46

45

15PCH

15PCH

HD404728A91FS

C15

C14

CKDC 6

OSC1

R22
1M

X2
4.19MHz

CL2

CL1

X1
32.768KHz

2

1

3

42

OSC2

– 20 –

Fig. 4-1

In order to prevent memory loss at a time of power off and power
supply failure of the ECR, the power supply condition is monitored at
all times. When a power failure is met, the CPU suspends the execu-
tion of the current program and immediately executes the power-off
program to save the data in the CPU registers in the external S-RAM
with the signal STOP forced low to prepare for the power-off situation.
The signal STOP is supplied to the CKDC6 as signal RESET to reset
the devices.
This circuit monitors +24V supply voltage.
The voltage at the (–) pin of the comparator GL393 is always main-
tained to 5.1V by means of the zener diode ZD5, while +24V supply
voltage is divided through the resistors R19, R20, and R21, and is
applied to the (+) pin. When normal +24V is in supply, 6.8V is sup-
plied to the (+) pin, therefore, signal POFF is at a high level. When
+24V supply voltage decreases due to a power off or any other
reason, the voltage at the (+) pin also decreases. When +24V supply
voltage drops, the voltage at the (+) pin drops below +5.1V, which
causes POFF to go low, thus predicting the power-off situation.

The  STOP signal from the CPU is converted into the RESETS signal
by the CKDC6.
The  RESETS signal from the CKDC6 is converted into the RESET
signal at the gate backed-up by the VRAM power, performing the
system reset.

1  

Fig. 5-1

(

*

1) “Internal 

I/O” 

means 

the 

registers 

in 

the 

H8/510.

(

*

2)  “External I/O” means the base system I/O area to be ad-

dressed in page 0. 

(

*

3)

"Memory image area" means the lower 32KB of ROM area
which is projected to 000000H ~ 007FFFH for allowing reset
start and other vector addressing, or the lower 32KB of ROM
area which is projected to 008000H ~ 00FE7FH for allowing 0
page addressing of work RAM area. 

(

*

4)  “Expansion I/O” means expansion I/O device area which isad-

dressed to area other than page 0.

2

Fig. 5-2

+

-

/POFF

5

6

7

4

8

B

IC2

GL393

C16

1000P

D8

1SS133

C15

1µ 50V

+

ZD5

MTZ5.1A

R21

9.1KG

R20

15KG

R23

56K

R22

2.7K

R24

2.7K

R19

8.2KG

+24V

+5V

POFF

CPU

72

IRQ0

89

RESET (FROM  CKDC 6)

STOP (TO  CKDC 6)

MPCA6

13

48

1

IR

Q

0

54

IN

T

0

VRAM

IC3

IC3

C22

RESET

R25

C21

RESETS

STOP

CKDC6

Internal I/O
External I/O
Memory image area

(*1)
(*2)
(*3)

RAM area
(10M byte)

ROM area
(3M byte)

Expansion I/O area (1M byte)

000000H

100000H

800000H

C00000H

FFFFFFH

000000H

004000H

008000H

00FFFFH

1FFFFFH

ROM image area
32KB

RAM image area
slightly smaller than32KB

NOT USE

00F800H

00FE80H

00FF80H

00FFFFH

RAM image area

Internal I/O area

External I/O area
(0 page)

1BFFFFH

RAM area

– 21 –

•

ROM image area: Image is formed in ROM area address C00000H
C07FFFH. This area is identical to IPL ROM area which will be-
separately developed. 

•

RAM image area: Image is formed in RAM area address
1D8000H1DFE7FH. (

*

Note)  

*

Note:  Image can be formed in lower 32KB of RAS2.

3

Fig. 5-3

These two decode signals decode 512KB space respectively and
canbe used with max. 4MB ROM. 

*

Note: The lower 32KB of ROS1 signal is formed as OR of

image area in 0page. 

4

Fig. 5-4

In the three RAM chip select, the following address is decoded. 

CS signal

Address

•

 RAS1

1C0000H~1DFFFFH
(008000H~00FE7FH) 

*

 Note

•

 RAS2

1E0000H~1FFFFFH
(008000H~00FE7FH) 

*

 Note

•

 RAS3

200000H~3FFFFFH

*

Base signal is for 2M. 

*

Note:  RAS1 signal is formed as OR in the image area of 0 page.j

(Lower 32KB). 
RAS2 signal is formed as OR in the image area of 0 page.
(lower32KB).

5

Fig. 5-5

C00000H

D00000H

EFFFFFH

NOT USE

  ROS1
(256KB)

C80000H

  ROS2
(256KB)

100000H

400000H

BFFFFFH

NOT USE

NOT USE

RAS1  32KB

RAS2  128KB

RAS3

(Not used)

1C0000H

1E0000H

200000H

00FF80H

00FFA0H

00FFFFH

MPCCS

NOT USE

NOT USE

NOT USE

NOT USE

OPCCS1

OPCCS2

00FFC0H

00FFD0H

00FFE0H

00FFF0H

(*1)

(*2)

(*2)

– 22 –

*

Note 1: MPCCS signal is the base signal for MPCA6 internal reg-

isterdecoding, and does not exist as an internal signal.

*

Note 2: OPCCS1 and OPCCS2 signals are decoded in the OPC

(optionperipheral controller) using the base signal OPTCS
for optiondecoding. They does not exist as external sig-
nals.

Fig. 5-6

1

Fig. 5-7

IPLON:  IPL board detection signal incorporated in the option slot.

Note used in the ER-A460/A470. (Not used)

Access is performed with two ROM chip select signals ROS1 and
ROS2, which decode 512KB address area respectively to access-
max. 4MB ROM. 

2

Fig. 5-8

Access is performed with two RAM chip select signals RAS1, RAS2
and RAS3. The control register in MPCA6 allows selection of  page-
image memory area. (RAS1 is selected for initializing.)

*

: For 0 page image area, selection between RAS1 and RAS2 can

bemade with the control register. The 0 page control registerper-

forms initializing at the timing of no stack processimmediately
after resetting. 

This is the circuit employed to do the Special Service Preset(SSP). 

(Block diagram)

Fig. 6-1

(MPCA6 block diagram)

Fig. 6-2

As the address detection system, the brake address register compari-
son system is employed though the mapping system was employed
in the conventional monitor RAM. The address registerlocated in
MPCA is always compared with the system address bus to monitor
and generate NMI signal at a synchronized timing and togo to NMI
exception process. 
In the exception process routine service routine, the entry address is
checked to go to SSP sub routine. 
Entry to the break address register (BAR) is performed through ad-
dress FFFF00H or later decoded in MPCA6. 

CPU

MPCA6

ROM1

RAM1

RAM2

(OPTION)

ROM2

(OPTION)

Data bus

Address bus

ROS1

ROS2

RAS1

RAS2

Address

A23~A14

(IPLON)

Address

decorder

C80000H~CFFFFFH

C00000H~C7FFFFH

000000H~007FFFH

MPCA5

ROS2

ROS1

Address

A23~A14

Address

decorder

1C0000H~1DFFFFH

008000H

~

00F7FFH

*1

1E0000H~1FFFFFH

RAS1

RAS2

RESET

D

CK

Q

R

DOI

S8F

Control register

MPCA5

CPU

MPCA6

A0~23

D0~D7

NMI

SSPRQ

D0~

    D7

A23~

     A0

BAR  0

BAR  N

REGCS

Decode

Comparator

Coincide

Coincide

SPE

(Enable register)

SSPRQ

(NMI)

Control signal

ROMCS

O

N

– 23 –