DOWNLOAD Sharp ER-A490 (serv.man2) Service Manual ↓ Size: 978.13 KB | Pages: 57 in PDF or view online for FREE

Fig. 5-2

•

ROM image area: Image is formed in ROM area address C00000H
to C07FFFH. This area is identical to IPL ROM area which will
beseparately developed. 

•

RAM image area: Image is formed in RAM area address 1F0000H
to 1F7E7FH. (

*

Note)  

*

Note:  Image can be formed in lower 32KB of RAS2.

3

Fig. 5-3

4

Fig. 5-4

*

Note:  RAS2 signal is formed as OR in the image area of 0 page.

(lower32KB).

5

Fig. 5-5

*

Note 1: MPCCS signal is the base signal for MPCA6 internal reg-

isterdecoding, and does not exist as an internal signal.

*

Note 2: OPCCS1 and OPCCS2 signals are decoded in the OPC

(optionperipheral controller) using the base signal OPTCS
for optiondecoding. They does not exist as external sig-
nals.

C00000H

D00000H

EFFFFFH

ROS3
NOT USE

  ROS1
(512K Byte)

C80000H

(MAX 512KB)

CA0000H

  ROS2
(128K Byte)

100000H

400000H

BFFFFFH

NOT USE

NOT USE

RAS1  (Not use)

RAS2  64K Byte

RAS3

512K Byte

1C0000H

1E0000H

200000H

(MAX 2MB)

280000H

(OPTION)

00FF80H

00FFA0H

00FFFFH

MPCCS

NOT USE

NOT USE

NOT USE

OPCCS1

OPCCS2

00FFC0H

00FFD0H

00FFE0H

00FFF0H

(*1)

(*2)

(*2)

00FFE8H

MCR1 (FMCCS)

MCR2 (NOT USE)

NOT USE

– 24 –

Fig. 5-6

1

Fig. 5-7

IPLON:  IPL board detection signal incorporated in the option slot.

Note used in the ER-A495PN/PF. (Not used)

Access is performed with two ROM chip select signals ROS1 and
ROS2, which decode 512KB address area respectively to accessmax.
4MB ROM. 

2

Fig. 5-8

Access is performed with two RAM chip select signals, RAS2 and
RAS3. The control register in MPCA6 allows selection of  pageimage
memory area. (RAS1 is selected for initializing.)

*

: For 0 page image area, selection between RAS2 and RAS3 can

bemade with the control register. The 0 page control registerper-
forms initializing at the timing of no stack processimmediately
after resetting. 

This is the circuit employed to do the Special Service Preset(SSP). 

(Block diagram)

Fig. 6-1

(MPCA6 block diagram)

Fig. 6-2

As the address detection system, the brake address register compari-
son system is employed though the mapping system was employed in
the conventional monitor RAM. The address registerlocated in MPCA
is always compared with the system address bus to monitor and
generate NMI signal at a synchronized timing and togo to NMI excep-
tion process. 
In the exception process routine service routine, the entry address is
checked to go to SSP sub routine. 
Entry to the break address register (BAR) is performed through ad-
dress FFFF00H or later decoded in MPCA6. 

CPU

MPCA6

ROM1

RAM1

RAM2

(OPTION)

ROM2

(OPTION)

Data bus

Address bus

ROS1

ROS2

RAS2

RAS3

Address

A23~A14

(IPLON)

Address

decorder

C80000H~CFFFFFH

C00000H~C7FFFFH

000000H~007FFFH

MPCA6

ROS2

ROS1

Address

A23~A14

Address

decorder

1C0000H~1DFFFFH

008000H

~

00F7FFH

*1

1E0000H~1FFFFFH

RAS1

RAS2

RESET

D

CK

Q

R

DOI

S8F

Control register

MPCA6

RAS3

200000H~3FFFFFH

CPU

MPCA6

A0~23

D0~D7

NMI

SSPRQ

D0~

    D7

A23~

     A0

BAR  0

BAR  N

REGCS

Decode

Comparator

Coincide

Coincide

SPE

(Enable register)

SSPRQ

(NMI)

Control signal

ROMCS

O

N

– 25 –

The break address register (BAR) is accessed through direct address
of FFFF00H~FFFFFFH. Entry number is 32 entry.

Fig. 6-3
Each BAR is composed of 4 byte address. Bit  composition is as
follows:

4 is the enable register. The entry registers of the break address are
assigned to 

1

, 

2

, and 

3

. Each bit of address corresponds to each bit

position, writing to 

1

, 

2

, and 

3

 is performed without shifting. The corre-

sponding area is 1MB space of ROS1 and ROS2.  

Access to SSP break address register is performed through the tem-
porary register as shown below:

Enable flags can be accessed individually. 
Though enable register 4 can be accessed individually, writing to
brake address registers 1 and 2 is performed at the same time as
writing to brake address register 3 through the temporary register. 
Therefore, set 

1

 and 

2

 to temporary, then write into 

3

 at last. 

Since the temporary register is commonly used by BAR sets, thefol-
lowing register setting is performed after completion ofsetting of each

break address register. 

3

Access to the enable register and the brake address register is only
possible when writing to them from the CPU. 

Information on which brake register the SSP brake is detected in is
read as binary data by reading address FFFFFFH (*1). 
Used in an expanded register. 
Normally is a reserve bit. Whenreading, fixed to 0.

If there are 32 break registers, binary expression is made with the
above 5 bits, and 0th is “00000

B

” and 31st is “11111

B

.” 

When detected simultaneously by two or more break registers,
onewith the smaller BAR number is read as binary data. 
The brake signals (NMI) and the above detection data (CMP0~4)
areheld until the above detection data are read. So read should be-
made in the NMI sub routine. (Clear by FFFFFFH read.)

*

1: FFFFFFH is not fulldecoded. (FFFF00H~FFFFFFH). There-

fore,unnecessary read access in parentheses should not be

performed. 

1

2

3

4

A19 A18 A17 A16 A15

A8

A7

A2

EN

Upper bits

Intermediate bits

Lower bits

Enable register

EN (bit7) = 1 Enable
               = 0 Inhibit

Don't care for "-----."

< BAR composition >

1

2

3

4

A19 A18 A17 A16 A15

A8

A7

A2

EN

WR

WR

Temporary

Temporary

bit 7

6

5

4

3

2

1

0

0

0

CMP4

0

CMP3 CMP2 CMP1 CMP0 (FFFFFFH)

1

2

3

4

FFFF00

H

1

2

3

4

5

6

7

BAR0

BAR1

BAR2

7

0

– 26 –

Fig. 7-1

•

The thermal printer (PR-58) is controlled by the thermal printer
controller (TPRC1). The PB-RAM connected to TPRC1 serves as a
print data buffer.

•

A pulse motor is used as the paper feed motor.

•

Drive sequence of the pulse motor is as follows:

Receipt feed motor: The motor rotates counterclockwise.

Step No.

Phase

A

B

C

D

1

ON

OFF

ON

OFF

2

ON

OFF

OFF

ON

3

OFF

ON

OFF

ON

4

OFF

ON

ON

OFF

Journal feed motor: The motor rotates clockwise.

Step No.

Phase

A

B

C

D

1

ON

OFF

OFF

ON

2

ON

OFF

ON

OFF

3

OFF

ON

ON

OFF

4

OFF

ON

OFF

ON

Note 1:

ON = Conducting
OFF = Not conducting

Note 2:

Step No. is performed by the internal process of TPRC1.

•

When the motor is locked, the circuit is connected to the CPU
through MPCA6.

*

The PR-58M does not have auto cutter.

•

The cutter motor is conducted by CTAO signal from TPRC1 to
drive the cutter blade. After setting paper, the reset signal (PCRES)
and the full-cut/partial-cut position signal are returned to TPRC1,
and the cutter motor is rotated reversely by CTBO signal from
TPRC1 to return the cutter blade to its home position.

Address bus
Data bus

CPU

TPRC1

MPCA6

P.B-
RAM

RE

CE

IV

E

R

DRIV

E

R

PRINTER
(PR-58)

RPFC/JPFC

RPFB/JPFB

STA401A

RPPD/JPFD

B

A

C

D

M

RPFA/JPFA

VRCOM/VJCOM

TPRC1

RAS/JAS

RBS/JBS

RCS/JCS

RDS/JDS

JVPON/RVPON

VRES

2SJ263

+24V

+5V

VRCOM

VJCOM

  

PB

RAM

TPRC 1

STRB1~STRB5

LATCH

SO

SI

CLOCK

VHCOM

VRES

Thermal

printer

head

VH

+24V

CUTM+

CUTM-

Printer

Cutter

PFPS

PCRES

CTAO

CTBO

PFP

PCRES

TPRC 1

TA8248K

– 27 –