DOWNLOAD Sharp ER-A490 (serv.man2) Service Manual ↓ Size: 978.13 KB | Pages: 57 in PDF or view online for FREE

TPRC1 BLOCK DIAGRAM

Fig. 2-8

Pin

No.

Signal

name

In/Out

Function

1

GND

—

GND

2

GND

—

GND

3

ST1

O

Head drive strobe signal 1

4

GND

—

GND

5

ST2

O

Head drive strobe signal 2

6

ST3

O

Head drive strobe signal 3

7

ST4

O

Head drive strobe signal 4

8

ST5

O

NU

9

ST6

O

NU

10

LATCH

O

Head latch signal

11

GND

—

GND

12

GND

—

GND

13

GND

—

GND

14

SI

I

Data return line, thermalhead -- TPRC1

15

SO

O

Send data from TPRC1 to thermalhead
Data from PB-RAM or zero data are
outputted at the falling of CLOCK signal.
16

Pin

No.

Signal

name

In/Out

Function

16

CLOCK

O

Thermalhead CLOCK signal
SO is outputted at the edge of I Ä O, and
is taken at the edge of o Ä I.

17

INHDEC

I

GND

18

CSEN

I

GND

19

TEST2

I

+5V internal counter timer test pin

20

Vcc

—

+5V

21

Vcc

—

+5V

22

Vcc

—

+5V

23

Vcc

—

+5V

24

TEST1

I

+5V internal counter timer test pin

25

D0

I/O

Data bus 0: Internal register, print buffer
data IO

26

D1

I/O

Data bus 1: Internal register, print buffer
data IO

27

D2

I/O

Data bus 2: Internal register, print buffer
data IO

28

D3

I/O

DAta bus 3: Internal register, print buffer
data IO

MOTOR

CONTROL

HEAD

I/F

MISC.

TEST

CIRCUIT

CUTTER

CONTROL

PB I/F UNIT

SYSTEM

I/F

PORT

PDCTLU

DECODEK UNIT

HEAD CONTROL

TIMER UNIT

MOTOR CONTROL

TIMER UNIT

CUTTER CONTROL

TIMER UNIT

CLOCK

GEN.

IN

T

E

RRUP

T

CI

RC

U

IT

H

O

ST

 BU

S 

I/

F

 U

N

IT

INHBEC

CSEN

CGS

RD,WR

A0~23

D0~7

WO

WI

INT

INTI

PHAI
(

Φ)

BD0~7

BA0~15

BRAS,BRAS

BRD,BWR

RES

POF,INH

POP,PHUP,PFP,PCRES

PTRM,PTJM

CLOCK,SO,ST1~5,HCO

SI

EBAK,EPEQ

EBRK,EACK

RVPON,JVPON,

RAS,RBS,RCS,RDS,

JAS,JBD,JCS,JDS

TEST1,TEST2

CTAO,CTBO

– 20 –

Pin

No.

Signal

name

In/Out

Function

29

D4

I/O

Data bus 4: Internal register, print buffer
data IO

30

GND

—

GND

31

GND

—

GND

32

GND

—

GND

33

D5

I/O

Data bus 5: Internal register, print buffer
data IO

34

D6

I/O

Data bus 6: Internal register, print buffer
data IO

35

D7

I/O

Data bus 7: Internal register, print buffer
data IO

36

A0

I

Address bus 0

37

A1

I

Address bus 1

38

A2

I

Address bus 2

39

TPRCRQ2

—

Request signal

40

INTI

I

+5V

41

WI

I

+5V

42

BACK

I

BACK

43

A3

I

Address bus 3

44

A4

I

Address bus 4

45

A5

I

Address bus 5

46

A6

I

Address bus 6

47

A7

I

Address bus 7

48

A8

I

Address bus 8

49

A9

I

Address bus 9

50

GND

—

GND

51

GND

—

GND

52

GND

—

GND

53

A10

I

Address bus 10

54

A11

I

Address bus 11

55

A12

I

Address bus 12

56

A13

I

Address bus 13

57

A14

I

Address bus 14

58

A15

I

Address bus 15

59

A16

I

Address bus 16

60

Vcc

—

+5V

61

Vcc

—

+5V

62

Vcc

—

+5V

63

A17

I

Address bus 17

64

A18

I

Address bus 18

65

A19

I

Address bus 19

66

A20

I

Address bus 20

67

A21

I

Address bus 21

68

A22

I

Address bus 22

69

A23

I

Address bus 23

70

GND

—

GND

71

GND

—

GND

72

RD

I

Read strobe signal: Gate enable of data
bus D0 - D7 tri-state buffer

73

WR

I

Write strobe signal: Write enable into the
internal register and the print buffer.

74

AS

I

AS

75

POF

I

Power off signal

Pin

No.

Signal

name

In/Out

Function

76

INT

O

Interrupt signal

77

WO

O

Wait request signal to the CPU

78

INH

I

Head drive inhibit

79

BREQ

O

Bus request to CPU

80

—

—

NU

81

EBREQ

I

Bus request from option

82

EBACK

O

Bus acknolege to option

83

RPE

I

Receipt paper empty

84

JPE

I

Journal paper empty

85

PHUP

I

Printer head up

86

PCRES

I

Auto cutter unit reset signal input 

87

PFP

I

Auto cutter unit FP signal input

88

RVPON

O

Receipt side paper feed pulse motor
common power control signal 

89

GND

—

GND

90

GND

—

GND

91

GND

—

GND

92

JVPON

O

Journal side paper feed pulse motor
common power control signal (Not use)

93

VHCOM

O

Head drive common power control

94

CTBO

O

Cutter motor control signal

95

CTAO

O

Cutter motor control signal

96

RDS

O

Receipt side paper feed pulse motor
drive signal, phase D

97

RCS

O

Receipt side paper feed pulse motor
drive signal, phase C

98

GND

—

GND

99

Vcc

—

+5V

100

Vcc

—

+5V

101

Vcc

—

+5V

102

Vcc

—

+5V

103

Vcc

—

+5V

104

RBS

O

Receipt side paper feed pulse motor
drive signal, phase B

105

RAS

O

Receipt side paper feed pulse motor
drive signal, phase A

106

JDS

O

Journal side paper feed pulse motor
drive signal, phase D

107

JCS

O

Journal side paper feed pulse motor
drive signal, phase C

108

JBS

O

Journal side paper feed pulse motor
drive signal, phase B

109

JAS

O

Journal side paper feed pulse motor
drive signal, phase A

110

GND

—

GND

111

GND

—

GND

112

GND

—

GND

113

CGS

O

NU

114

BWR

O

PB-RAM write strobe signal

115

BRD

O

PB-RAM read strobe signal 

116

BA15

O

NU

117

BA14

O

Address 14 for PB-RAM

118

BA13

O

Address 13 for PB-RAM

119

PTRM

I

NU

– 21 –

Pin

No.

Signal

name

In/Out

Function

120

PTJM

I

NU

121

GND

—

GND

122

GND

—

GND

123

POPI

O

GND

124

BA12

O

Address bus 12 for PB-RAM

125

BA11

O

Address bus 11 for PB-RAM

126

BA10

O

Address bus 10 for PB-RAM

127

BA9

O

Address bus 9 for PB-RAM

128

BA8

O

Address bus 8 for PB-RAM

129

BA7

O

Address bus 7 for PB-RAM

130

GND

—

GND

131

GND

—

GND

132

GND

—

GND

133

BA6

O

Address bus 6 for PB-RAM

134

BA5

O

Address bus 5 for PB-RAM

135

BA4

O

Address bus 4 for PB-RAM

136

BA3

O

Address bus 3 for PB-RAM

137

BA2

O

Address bus 2 for PB-RAM

138

BA1

O

Address bus 1 for PB-RAM

139

PHAI

I

TPRC1 clock input pin

140

Vcc

—

+5V

141

Vcc

—

+5V

142

Vcc

—

+5V

143

BA0

O

Address bus 0 for PB-RAM

144

BD7

I/O

Data bus 7 for PB-RAM

145

BD6

I/O

Data bus 6 for PB-RAM

146

BD5

I/O

Data bus 5 for PB-RAM

147

GND

—

GND

148

BD4

I/O

Data bus 4 for PB-RAM

149

BD3

I/O

Data bus 3 for PB-RAM

150

GND

—

GND

151

GND

—

GND

152

GND

—

GND

153

BD2

I/O

Data bus 2 for PB-RAM

154

BD1

I/O

Data bus 1 for PB-RAM

155

BD0

I/O

Data bus 0 for PB-RAM

156

BRAS

O

PB-RAM chip select: Active HIGH

157

BRAS

O

PB-RAM chip select: Active LOW

158

RESET

I

TPRC1 reset signal

159

GND

—

GND

160

NU

—

GND

Fig. 3-1

Basic clock is supplied from a 19.6MHz ceramic oscillator.
The CPU contains an oscillation circuit from which the basic clock is
internally driven. If the CPU was not operating properly, the signal
does not appear on this line in most cases.

X2: 7.37 MHz is IR communication clock.

Fig. 3-2

Two oscillators are connected to the CKDC6.
The main clock X1 generates 4.19MHz which is used during power
on.
When power is turned off, the CKDC6 goes into the standby mode
and the main clock stops.
The sub-clock X2 generates 32.768KHz which is primarily used to
update the internal RTC (real time clock). During the standby mode, it
keeps oscillating to update the clock and monitoring the power recov-
ery.

CPU

(HD64151010FX)

99

98

XTAL

EXTAL

19.6MHz

X1

101

PHAI

105

104

DX2

DX1

MPCA6

R67

R68

X2
7.37MHz

PHAI

43

46

45

15PCH

15PCH

HD404728A91FS

C8

C9

CKDC 6

OSC1

R11
1M

X7
4.19MHz

CL2

CL1

X2
32.768KHz

2

1

3

42

OSC2

– 22 –

Fig. 4-1

In order to prevent memory loss at a time of power off and power
supply failure of the ECR, the power supply condition is monitored at
all times. When a power failure is met, the CPU suspends the execu-
tion of the current program and immediately executes the power-off
program to save the data in the CPU registers in the external S-RAM
with the signal STOP forced low to prepare for the power-off situation.
The signal STOP is supplied to the CKDC6 as signal RESET to reset
the devices.
This circuit monitors +24V supply voltage.
The voltage at the (–) pin of the comparator GL393 is always main-
tained to 5.1V by means of the zener diode ZD1, while +24V supply
voltage is divided through the resistors R72, R73, and R77, and is
applied to the (+) pin. When normal +24V is in supply, 6.8V is sup-
plied to the (+) pin, therefore, signal POFF is at a high level. When
+24V supply voltage decreases due to a power off or any other rea-
son, the voltage at the (+) pin also decreases. When +24V supply
voltage drops, the voltage at the (+) pin drops below +5.1V, which
causes POFF to go low, thus predicting the power-off situation.

The  STOP signal from the CPU is converted into the RESETS signal
by the CKDC6.
The  RESETS signal from the CKDC6 is converted into the RESET
signal at the gate backed-up by the VRAM power, performing the
system reset.

1 

Fig. 5-1

(

*

1) 

“Internal I/O” means the registers in the H8/510.

(

*

2) 

“External I/O” means the base system I/O area to be ad-
dressed in page 0. 

(

*

3)

"Memory image area" means the lower 32KB of ROM area
which is projected to 000000H ~ 007FFFH for allowing reset
start and other vector addressing, or the lower 32KB of ROM
area which is projected to 008000H ~ 00FE7FH for allowing 0
page addressing of work RAM area. 

(

*

4) 

“Expansion I/O” means expansion I/O device area which isad-
dressed to area other than page 0.

2

+

-

/POFF

3

2

1

4

8

B

IC18A

GL393

C103

1000P

D1

1SS133

C102

1µ 50V

+

ZD1

MTZ5.1A

R77

9.1KG

R73

15KG

R76

56K

R74

2.7K

R75

2.7K

R72

8.2KG

+24V

+5V

POFF

CPU

72

IRQ0

89

RESET (FROM  CKDC 6)

STOP (TO  CKDC 6)

MPCA6

13

48

1

IRQ

0

54

INT

0

RESETS

STOP

CKDC6

RAS3

3-1C

  4

  5

6

IC10B
74HC00S

VRAM

/(RAS3./RESET)

/RESET

  1

  2

3

IC10A
74HC00S

VRAM

V RA M

C86
1000P

C87
1000P

R64

10K

C85
1000P

 12

 13

11

14

IC10D
74HC00S

14

14

Internal I/O
External I/O
Memory image area

(*1)
(*2)
(*3)

RAM area
(10M byte)

ROM area
(3M byte)

Expansion I/O area (1M byte)

000000H

1C0000H

C00000H

FFFFFFH

000000H

004000H

008000H

00FFFFH

1FFFFFH

ROM image area
32KB

RAM image area
slightly smaller than32KB

NOT USE

00F800H

00FE80H

00FF80H

00FFFFH

RAM image area

Internal I/O area

External I/O area
(0 page)

1BFFFFH

RAM area

– 23 –