DOWNLOAD Sharp HT-CN410DVH (serv.man2) Service Manual ↓ Size: 5.02 MB | Pages: 84 in PDF or view online for FREE

HT-CN410DVH

41

IC208, High Data Rate Dynamic RAM (K4S641632H)

Pin Description:

IC902, Power Switching Motor (FSDM 0265 RN)

Internal Block Diagram:

CLK

System clock

Active on the positive going edge to sample all inputs.

CS

Chip select

Disables or enables device operation by masking or enabling all inputs except
CLK, CKE and DQM

CKE

Clock enable

Masks system clock to freeze operation from the next clock cycle.
CKE should be enabled at least one cycle prior to new command.
Disable input buffers for power down in standby.

A

0

~ A

11

Address

Row/column addresses are multiplexed on the same pins.
Row address : RA

0

~ RA

11

,

Column address : (x4 : CA

0

~ CA

9,

x8 : CA

0

~ CA

8 ,

x16 : CA

0

~ CA

7

)

BA

0

~ BA

1

Bank select address

Selects bank to be activated during row address latch time.
Selects bank for read/write during column address latch time.

RAS

Row address strobe

Latchesrow addresses on the positive going edge of the CLK with RAS low.
Enables row access & precharge.

CAS

Column address strobe

Latches column addresses on the positive going edge of the CLK with CAS low.
Enables column access.

WE

Write enable

Enables write operation and row precharge.
Latches data in starting from CAS, WE active.

DQM

Data input/output mask

Makes data output Hi-Z, t

SHZ

after the clock and masks the output.

Blocks data input when DQM active.

DQ

0

~

X15

Data input/output

Data inputs/outputs are multiplexed on the same pins.

V

DD

/V

SS

Power supply/ground

Power and ground for the input buffers and the core logic.

V

DDQ

/V

SSQ

Data output power/ground

Isolated power supply and ground for the output buffers to provide improved noise
immunity.

N.C/RFU

No connection
/reserved for future use

This pin is recommended to be left No Connection on the device.

Figure 3: FUNCTIONAL BLOCK DIAGRAM

8V/12V

2

6,7,8

1

3

Vref

Internal

Bias

S

Q

Q

R

OSC

Vcc

Vcc

I

delay

I

FB

V

SD

TSD

Vovp

Vcc

Vocp

S

Q

Q

R

R

2.5R

V cc good

Vcc

D rain

V

FB

GN D

AO CP

Gate

driver

5

Vstr

I

start

V cc good

V

BU RL

/V

BU RH

LEB

PW M

Soft start

+

-

4

I

pk

Freq.

M odulation

V

BU RH

I

B_PEAK

Burst

Normal

Vcc

HT-CN410DVH

42

IC 902, Power Switching Motor (FSDM 0265 RN)

Pin Definitions:

Pin Configuration:

1

GND

2

Vcc

3

Vfb

4

Ipk

5

Vstr

6, 7, 8

Drain

Sense FET source terminal on primary side and internal control ground.

Positive supply voltage input. Although connected to an auxiliary transformer
winding, current is supplied from pin 5 (Vstr) via an internal switch during startup
(see Internal Block Diagram section). It is not until Vcc reaches the UVLO upper
threshold (12V) that the internal start-up switch opens and device power is
supplied via the auxiliary transformer winding.

Feedback voltage pin is the non-inverting input to PWM comparator. It has a
0.9mA current source connected internally while a capacitor and optocoupler are
typically connected externally. A feedback voltage of 6V triggers over load
protection (OLP). There is a time delay while charging between 3V and 6V using
an internal 5uA current source, which prevents false triggering under transient
conditions but still allows the protection mechanism to operate under true
overload conditions.

Pin to adjust the current limit of the Sense FET. The feedback 0.9mA current
source is diverted to the parallel combination of an internal 2.8k

Ω resistor and any

external resistor to GND on this pin to determine the current limit. If this pin is tied
to Vcc or left floating, the typical current limit will be 1.2A.

 

This pin connects directly to the rectified AC line voltage source. At start up the
internal switch supplies internal bias and charges and external storage capacitor
placed between the Vcc pin and ground. Once the Vcc reaches 12V, the internal
switch is disabled.

The Drain pin is designed to connect directly to the primary lead of the trans-
former and is capable of switching a maximum of 650V. Minimizing the length of
the trace connecting this pin to the transformer will decrease leakage inductance.

Figure 4: PIN CONFIGURATION (TOP VIEW)

GND

8DIP

8LSOP

Vcc

Vfb

lpk

Drain

Drain

Drain

Vstr

1

2

3

4

5

6

7

8

HT-CN410DVH

43

IC901, Optical Sensor (EL-817)

Pin Configuration:

IC951, Dual Operational Amplifier (NJM4558)

Equivalent Circuit (as Shown):

Connection Diagram:

Pin No. And Internal Connection Diagram

1. Anode

2. Cathode

3. Emitter

4. Collector

1

2

4

3

V+

V-

- INPUT

+ INPUT

OUTPUT

A

1

2

3

4

6

5

7

8

B

PIN FUNCTION
1. A OUTPUT
2. A -INPUT
3. A +INPUT
4. V -
5. B+INPUT
6. B-INPUT
7. B OUTPUT
8. V+

(Top View)

HT-CN410DVH

44

IC952, SMPS Controller (KA7500C)

Internal Block Diagram:

IC209, Octal D-Type Flip-Flop (74HC/HCT374)

Pin Description:

6

5

4

1

2

16

15

3

7

14

12

10

11

9

8

13

1

2

+

_

+

_

D

CK

Q

Q

C1

E1

C2

E2

V

CC

GND

5V

EA (+)

EA (-)

EA (+)

EA (-)

1.2V

BAND GAP

REFERENCE

V

REF

OUTPUT CONTROL

OSCILLATOR

R

T

C

T

DEAD
TIME
CONTROL

COMP INPUT

0.7MA

PWM
COMP

1

OE

3-state output enable input (active LOW)

2, 5, 6, 9, 12, 15, 16, 19

Q

0

to Q

7

3-state flip-flop outputs

3, 4, 7, 8, 13, 14, 17, 18

D

0

to D

7

data inputs

10

GND

ground (0 V)

11

CP

clock input (LOW-to-HIGH, edge-triggered)

20

V

CC

positive supply voltage

Fig.1 Pin configuration.

Fig.2 Logic symbol.

Fig.3 IEC logic symbol.

OE

1

2

3

4

5

6

7

8

9

10

20

19

18

17

16

15

14

13

12

11

Q0

D0

D1

Q1

Q2

Q3

GND

D2

D3

Q7

VCC

D7

D6

Q6

Q5

Q4

CP

D5

D4

7Z90965

D0
D1
D2
D3
D4
D5
D6
D7

r

Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7

CP

OE

7Z90966

7Z90967.1

3

2

4

7

8

13

14

17

18

5

6

7

3

1D

C1

2

4

7

8

13

14

17

18

5

6

9

12

15

16

19

12

15

16

19

11

EN

1D

C1

EN

1

11

374