DOWNLOAD Sharp LC-37GA5E (serv.man17) Service Manual ↓ Size: 231.69 KB | Pages: 27 in PDF or view online for FREE

Table 2-4

 provides detailed Display/Odd Port pin descriptions. 

VCLK

72

I/O D5

DVPort Pixel Clock. The VCLK pin is used for DV port image capture.  
The polarity can be selected by the VCLKPOL bit. 

VPEN

55

I/O D5

DVPort Pixel Enable. Used when external flow control capture mode is 
enabled by the EXTFCE bit. When VPEN is active, the input data is valid. 
The polarity can be selected by the PENPOL bit. Use of this pin allows 
non-contiguous input data. 

PORTD0

63

I/O D5

PORTD(7:0) can be used as GPO (Output Only). 

PORTD1

62

I/O D5

PORTD2

61

I/O D5

PORTD3

60

I/O D5

PORTD4

59

I/O D5

PORTD5

58

I/O D5

PORTD6

57

I/O D5

PORTD7

56

I/O D5

DOR0

131

 I/O SR5

DOPort Red Pixel Data. In dual pixel output mode these pins are the ODD 
red outputs. In single pixel output mode these pins are not used. 

DOR1

130

 I/O SR5

DOR2

129

 I/O SR5

DOR3

128

 I/O SR5

DOR4

127

 I/O SR5

DOR5

126

 I/O SR5

DOR6

125

 I/O SR5

DOR7

124

 I/O SR5

Table 2-5

 provides detailed Microprocessor Interface pin descriptions. 

DOG0

121

 I/O SR5

DOPort Green Pixel Data. In dual pixel output mode these pins are the 
ODD green outputs. In single pixel output mode these pins are not used. 

DOG1

120

 I/O SR5

DOG2

119

 I/O SR5

DOG3

118

 I/O SR5

DOG4

117

 I/O SR5

DOG5

116

 I/O SR5

DOG6

115

 I/O SR5

DOG7

114

 I/O SR5

DOB0

113

 I/O SR5

DOPort Blue Pixel Data. In dual pixel output mode these pins are the ODD 
blue outputs. In single pixel output mode these pins are not used. 

DOB1

112

 I/O SR5

DOB2

111

 I/O SR5

DOB3

110

 I/O SR5

DOB4

109

 I/O SR5

DOB5

108

 I/O SR5

DOB6

100

 I/O SR5

DOB7

99

 I/O SR5

WR

195

I/O D5

Write Enable. Low indicates a write to external RAM or other devices.

RD

196

I/O D5

Read Enable. Low indicates a read to external RAM or other devices.

ROMOE

197

 OS

ROM Output Enable. Low output indicates a read from external ROM. 

ROMWE

198

 OS

ROM Write Enable. Low indicates a write to external ROM.

CS0

199

I/O D5

Miscellaneous Chip Select 0. Low selects external devices.

CS1

200

I/O D5

Miscellaneous Chip Select 1. When EXTRAMEN=0, low selects external 
devices.
Chip select for external RAM. When EXTRAMEN=1, low selects external 
RAM. (RAMCS)

NMI

194

ID 5

Non-Maskable Interrupt. A high input triggers a non-maskable interrupt to 
the on-chip microprocessor.

A1

193

 I/O D5

Microprocessor address bus output bits (19:1).

A2

192

 I/O D5

A3

191

 I/O D5

A4

190

 I/O D5

A5

189

 I/O D5

A6

188

 I/O D5

A7

183

 I/O D5

A8

182

 I/O D5

A9

181

 I/O D5

A10

180

 I/O D5

A11

179

 I/O D5

A12

178

 I/O D5

A13

177

 I/O D5

A14

176

 I/O D5

A15

175

 I/O D5

A16

164

 I/O D5

A17

163

 I/O D5

A18

162

 I/O D5

A19

161

 I/O D5

D0

160

 I/O D5

Microprocessor 16-bit bidirectional data bus.

D1

159

 I/O D5

D2

158

 I/O D5

D3

157

 I/O D5

D4

156

 I/O D5

D5

155

 I/O D5

D6

154

 I/O D5

D7

153

 I/O D5

D8

152

 I/O D5

D9

151

 I/O D5

D10

150

 I/O D5

D11

149

 I/O D5

D12

148

 I/O D5

D13

145

 I/O D5

D14

144

 I/O D5

D15

143

 I/O D5

Table 2-6

 provides detailed Peripheral Interface pin descriptions. 

Table 2-7

 provides detailed Miscellaneous pin descriptions. 

PORTA0

208

 I/O U5

General-purpose I/O port bit controlled by PADAT0 and PAEN0. This pin 
has one other possible function when EXTRAMEN=1.
When EXTRAMEN=1 and PAEN0=0, PORTA1 is microprocessor address 
bit 0 (A0). 

PORTA1

207

 I/O U5

General-purpose I/O port bit controlled by PADAT1 and PAEN1. This pin 
has one other possible function when EXTRAMEN=1.
When EXTRAMEN=1 and PAEN1=0, PORTA1 is microprocessor byte-high 
enable (BHEN)

PORTA2

206

 I/O U5

General-purpose I/O port bit controlled by PADAT2 and PAEN2. 

PORTA3

205

 I/O U5

General-purpose I/O port bit controlled by PADAT3 and PAEN3. This pin 
can also function as an external clock source for DCLK (DCLKEXT) when 
both the internal PLLs are disabled or when DPLLBYP=1.

PORTA4

204

 I/O U5

General-purpose I/O port bit controlled by PADAT4 and PAEN4. This pin 
has one other possible function when IREN=1.
When IREN=1 and PAEN4=1, this pin can function as an input to the on-
chip IR receiver 0. (IRRCVR0)

PORTA5

203

 I/O U5

General-purpose I/O port bit controlled by PADAT5 and PAEN5. This pin 
has other possible functions depending on the IREN, EIEN registers. When 
EIEN=1 and PAEN5=1, this pin can function as an external interrupt to the 
on-chip CPU. When IREN=1 and PAEN5=1, this pin can function as an 
input to the on-chip IR receiver 1 (IRRCVR1). When DPLLBYP=1 and 
PAEN=0, this pin becomes the output of the DCLK PLL. This output can be 
routed through an external spread spectrum chip and then back into port 
A3 (DCLK input) to implement spread spectrum.

PORTA6

202

 I/O U5

General-purpose I/O port bit controlled by PADAT6 and PAEN6. This pin 
has one other possible function when PREF1EN=1.
When PREF1EN=1 and PAEN6=0, PORTA6 is a variable duty-cycle pulse 
reference generator (PWM) output controlled by PREF1HI and PREF1LO.

PORTA7

201

 I/O D5

General-purpose I/O port bit controlled by PADAT7 and PAEN7. This pin 
has one other possible function when PREF0EN=1.
When PREF0EN=1 and PAEN7=0, PORTA7 is a variable duty-cycle pulse 
reference generator (PWM) output controlled by PREF0HI and PREF0LO.

RXD

53

I/O U5

Serial Receive Data. RXD is the serial receive data for the on-chip serial 
port. This pin can also function as the 2-wire master data pin when 
2WMEN=16.

TXD

54

I/O U5

Serial Transmit Data. TXD is the serial transmit data for the on-chip serial 
port. This pin can also function as the 2-wire master clock output pin when 
2WMEN=16.

TESTEN

137

ID 5

Test Mode Enable. Connect to ground for normal operation.

RESET_N

132

BOD

Reset Output. RESET_N is a bidirectional pin that can be used to either 
drive external logic in the system or receive an external reset signal. 

XI

169

I

Crystal Input. Connect to external crystal. XI can also function as the MCLK 
input LVTTL-level signal from an external oscillator.

XO

170

O

Crystal Output. Connect to external crystal.