DOWNLOAD Panasonic KX-TDA0470XJ / KX-TDA0470X Service Manual ↓ Size: 4.01 MB | Pages: 83 in PDF or view online for FREE

96

WE2/CAS2/DQM2/ICIORD

O

D23-D16 Select signal

97

WE3/CAS3/DQM3/ICIORD

O

D31-D24 Select signal

98

WE6/CAS6/DQM6

O

D55-D48 Select signal

99

VDDQ

Power

IO VDD (3.3V)

100

VSSQ

Power

IO GND (0V)

101

WE7/CAS7/DQM7/REG

O

D63-D56 Select signal

102

D23

I/O

Data

103

D24

I/O

Data

104

D22

I/O

Data

105

RXD

I

Input port for SCI

106

DREQ0

I

DMA request 0

107

DREQ1

I

DMA request 1

108

D25

I/O

Data

109

D21

—

Data

110

D26

I/O

Data

111

D20

I/O

Data

112

D27

I/O

Data

113

VDDQ

Power

IO VDD (3.3V)

114

VSSQ

Power

IO GND (0V)

115

D19

I/O

Data

116

D28

I/O

Data

117

VDD

Power

Internal VDD

118

VSS

Power

Internal GND (0V)

119

D18

I/O

Data

120

D29

I/O

Data

121

D17

I/O

Data

122

D30

I/O

Data

123

D16

I/O

Data

124

D31

I/O

Data

125

VDDQ

Power

IO VDD (3.3V)

126

VSSQ

Power

IO GND (0V)

127

D55

I/O

Data

128

D56

I/O

Data

129

D54

I/O

Data

130

D57

I/O

Data

131

D53

I/O

Data

132

D58

I/O

Data

133

D52

I/O

Data

134

D59

I/O

Data

135

VDDQ

Power

IO VDD (3.3V)

136

VSSQ

Power

IO GND (0V)

137

D51

I/O

Data/Port

138

D60

I/O

Data

139

D50

I/O

Data/Port

140

D61

I/O

Data

141

D49

I/O

Data/Port

142

D62

I/O

Data

143

VDD

Power

Internal VDD

144

VSS

Power

Internal GND (0V)

145

D48

I/O

Data/Port

146

D63

I/O

Data

147

VDDQ

Power

IO VDD (3.3V)

148

VSSQ

Power

IO GND (0V)

149

MD0/SCK

I/O

Mode/SCI clock

150

MD1/TXD2

I/O

Mode/Output port for SCIF

151

MD2/RXD2

I

Mode/Output port for SCIF

152

IRL0

I

Interrupt 0

153

IRL1

I

Interrupt 1

154

IRL2

I

Interrupt 2

155

IRL3

I

Interrupt 3

156

NMI

I

Non-maskable interrupt

157

XTAL2

O

Crystal-oscillator terminal for built-in RTC

158

EXTAL2

I

Crystal-oscillator terminal for built-in RTC

159

VSS-RTC

Power

RTC GND (0V)

160

VDD-RTC

Power

RTC VDD (3.3V)

161

CA

—

Hardware standby request (SH7750S, SH7750R)

162

VDD

Power

Internal VDD

29

163

VSS

Power

Internal GND (0V)

164

CTS2

I/O

SCIF data control (CTS)

165

TCLK

I/O

RTC/TMU clock

166

MD8/RTS2

I/O

Mode/SCIF data control (RTS)

167

MD7/TXD

I/O

Mode /Output port for SCI

168

SCK2/MRESET

I

SCIF clock/Manual reset

169

VDD

Power

Internal VDD

170

VSS

Power

Internal GND (0V)

171

A18

O

Address

172

A19

O

Address

173

A20

O

Address

174

A21

O

Address

175

A22

O

Address

176

A23

O

Address

177

VDDQ

Power

IO VDD (3.3V)

178

VSSQ

Power

IO GND (0V)

179

A24

O

Address

180

A25

O

Address

181

MD3/CE2A

I/O

Mode/PCMCIA-CE

182

MD4/CE2B

I/O

Mode/PCMCIA-CE

183

MD5/RAS2

I/O

Mode/RAS (DRAM)

184

DACK0

O

DMA acknowledge 0

185

DACK1

O

DMA acknowledge 1

186

A0

O

Address

187

VDDQ

Power

IO VDD (3.3V)

188

VSSQ

Power

IO GND (0V)

189

A1

O

Address

190

STATUS0

O

Status

191

STATUS0

O

Status

192

MD6/IOIS16

I

Mode/OIS16 (PCMCIA)

193

ASEBRK/BRKACK

I/O

ASE break/Acknowledge (H-UDI)

194

TDO

I

Test data Output (H-UDI)

195

VDD

Power

Internal VDD

196

VSS

Power

Internal GND (0V)

197

TMS

I

Test mode switch (H-UDI)

198

TCK

I

Test clock (H-UDI)

199

TDI

I

Test data input

200

TRST

I

Test reset

201

VDD-PLL2

Power

PLL2 VDD (3.3V)

202

VSS-PLL2

Power

PLL2 GND (0V)

203

VDD-PLL1

Power

PLL1 VDD (3.3V)

204

VSS-PLL1

Power

PLL1 GND (0V)

205

VDD-CPG

Power

CPG VDD (3.3V)

206

VSS-CPG

Power

CPG GND (0V)

207

XTAL

O

Crystal-oscillator

208

EXTAL

I

External clock/Crystal-oscillator

30

PIN NO.

PIN NAME

I/O

DESCRIPTION

26
25

RD+

RD-

O

Receive Pair. Differential data from the media is received on the RD±signal pair.

31
30

TD+

TD-

I

Transmit Pair. Differential data is transmitted to the media on the TD±signal pair.

6
5

XTALI

XTALO

I

O

Crystal Input, Output for MII Mode Only. If these pins are used, then REF_CLK must be left
open. A 25-MHz, parallel-resonant crystal can be connected between these pins. Accuracy of
the crystal is +/-50 ppm. Connect an appropriate value capacitor from each pin to GND.
Whenever RE_CLK pin is used, ground XTALI pin and leave XTALO pin unconnected.

4

REF_CLK

I

MII/RMII Mode 25/50-MHz Reference Clock Input. Whenever REF_CLK pin is used, ground
XTALI pin and leave XTALO pin unconnected. This pin must be driven with a continuous 25-
MHz or 50-MHz clock for MII or RMII mode, respectively. Accuracy is +/-50 ppm, with a duty
cycle between 35% and 65% inclusive. This pin must be left unconnected when using pins
XTALI and TALO.

53

TXC

I

Transmit Clock. 25-MHz output in 100BASE-X mode and 2.5MHz in 10BASE-T MIImode. 10-
MHz output in 10BASE-T serial mode. This clock is a continuously driven output, generated
from the XTALI input.

60
59
58
57

TXD3
TXD2
TXD1
TXD0

I

MII Transmit Data Input. Nibble-wide transmit data stream is input on these pins synchronous
with TXC. TDX[3] is the most significant bit. Only TXD0 is used in 10BASE-T serial mode.RMII
Transmit Data Input. Dibit data, aTXD1 and TXD0, is input on these pins for transmission by the
PHY. The data is synchronous with REF_CLK. TXD1 is the most significant bit. Values other
than 00 on TXD1 and TXO0 while TXEN is deasserted are ignored by the PHY.

56

TXEN

I

MII Transmit Enable. Active high. Indicates that the data nibble on TXD[3:0] is valid.RMII
Transmit Enable. Active high. Indicates that the MAC is presenting dibit data, TXD1 and TXD0,
for transmission.

52

TXER

I

MII/RMII Transmit Error. An active high input is asserted when a transmit error condition is
requested by the MAC.

50

RXC

O

MII Receive Clock. 24-MHz output in 100BASE-X MII mode and 2.5-MHz output in 10BASE-T
mode. 10-MHz output in 10BASE-T serial mode. This clock is recovered from the incoming data
on the cable inputs. RXC is a continuously running output clock resynchronized at the start of
each incoming packet. This synchronization may result in an elongated period during one cycle
while RXDV is low.

43
44
47
48

RXD3
RXD2
RXD1
RXD0

O

MII receive Data Outputs. Nibble-wide receive data stream is driven out on these pins
synchronous with RXC. RXD[3] is the most significant bit. Only RXD0 is used in 10BASE-T
serial mode.RMII receive Data Outputs. Dibit receive data, RXD1 and RXD0, stream is driven
out on these pins synchronous with REF_CLK. RXD1 is the most significant bit.

49

RXDV

O

MII Receive Data Valid. Active high. Indicates that a receive frame is in progress, and that the
data stream present on the RXD output pins is valid.

31

PIN NO.

PIN NAME

I/O

DESCRIPTION

51

RXER

O

MII Receive Error Detected. Active high. Indicates that an error is occurring during a receive
frame.RMII Receive Error Detected. RXER is asserted for one or more REF_CLK periods to
indicate that an error was detected somewhere in the frame presently being transferred from the
PHY. RXER transitions synchronously with respect to REF_CLK.

62

CRS/

CRS_DV

O

MII Carrier Sense. Active high. Indicates traffic on link. In 100BASE-X modes, CRS is asserted
when a non-idle condition is detected in the receive data stream and deasserted when idle or
a valid end of stream delimiter is detected. In 10BASE-T mode, CRS is asserted when a valid
preamble is detected and deasserted when end-of-file or an idle condition is detected. CRS is
also asserted during transmission of packets expect in full-duplex modes. CRS is an
asynchronous output signal.RMII Carrier Sense/Receive Data Valid. CRS_DV is asserted by the
PHY when the medium is not idle. The dibit data, RXD1 and RXD0, is considered valid once
CRS_DV is asserted. During a false carrier event, CRS_DV remains asserted for the duration
of carrier activity. CRS_DV is not synchronized with respect to REF_CLK.

61

COL

O

Collision Detect. In half-duplex modes, active high output indicates that a collision has occurred.
In full-duplex mode, COL remains low. COL is an asynchronous output signal.

41

MDIO

I/O

Management Data I/O. This serial input/output bit is used to read from and write to the MII
registers. The data value on the MDIO pin is valid and latched on the rising edge of MDC.

42

MDC

I

Management Data Clock. The MDC clock input must be provided to allow MII management
functions.Clock frequencies up to 12.5 MHz are supported.

9

RESET#

I

Reset. Active Low. Resets the BCM5221. Also used to enable Power Off and Low Power
modes.

14
13
12
11
10

PHYAD4

PHYAD3/PAUSE

PHYAD2/ACT_LED#
PHYAD1/COL_LED#
PHYAD0/FDX_LED#

I/O

PHY Address Selects PHYAD[4:0]. These inputs set the MII management PHY address. These
pins are sampled only during power-on reset. During normal operation these pins become
outputs.PAUSE. Status of the link partner´s PAUSE bit, bit 10d of MII Link Partner Ability
register 05d.Activity LED. Active low. The activity LED is driven low for approximately 80ms
each there is receive or transmit activity while in the link pass state.Collision Detect LED. Active
low. This is a stretched COL signal (pin 61) that is suitable for LED display.Full Duplex LED. The
Full Duplex LED is driven low when operating in full-duplex mode and driven high in half-duplex
mode.

39

FDX

I

Full-Duplex mode. When auto-negotiation is disabled, the FDX pin is logically ORed with
register 00, bit 8 to select full-duplex (1) or half-duplex (0) operation.

37

F100

TCK

I

Force 100BASE-X Control. When 100BASE-FX mode is not selected, the F100 function is
enabled. When F100 is high and ANEN is low, the transceiver is forced to 100BASE-TX
operation. When F100 is low and ANEN is low, the transceiver is forced to 10BASE-T operation.
When ANEN is high, F100 has no effect on operationTest Clock. This pin becomes TCK if
JTAG_EN pin is high. Clock input used to synchronize JTAG TAP control and data transfers.

38

ANEN

TRST#

I

Auto-Negotiation Enable. When 100BASE-FX is not selected, the ANEN function is enabled.
ANEN is active high. When pulled high, auto-negotiation begins immediately after reset. When
low, auto-negotiation is disabled by default.Test Reset. This pin becomes TRST# if JTAG_EN
pin is high. Asynchronous active low reset input to the JTAG TAP Controller. Must be set low to
ensure the TAP Controller initializes to the test-logic-reset state.

21
19

SD+

SD-

I

100BASE-FX Signal Detect. 100BASE-FX mode is selected if SD+/- pins are presented with a
valid PECL differential signal. Leaving this pin unconnected or connecting them to ground
causes the BCM5221 to operate in TX mode. When 100BASE-FX is selected, SI+ and SD-
indicate signal quality status on the fiber optic link. When the signal quality is good, the SD+ pin
will be high relative to the SD- pin.

15

TESTEN

I

Test Mode Enable. Active high. Can float or be grounded for normal operation.

18

MII_EN

I

MII Enable. Active high. If high, the BCM5211 uses MII signals to communicate with the MAC.
Otherwise the BCM5221 uses RMII signals to communicate with the MAC.

16

LOW_PWR

I

Low Power Mode Enable. Active high input places the BCM5221 into Low Power operation with
the chip deactivated except for the energy detect block and the crystal oscillator. When asserted
with REST# pulled low, the entire chip is deactivated (Power Off mode).

17

ENERGY_DET

O

Energy Detection. Active high output indicates the presence of a signal on RD+/-receive analog
wire pair. Operational in all modes of operation except IDDQ.

23

RDAC

B

DAC Bias Resistor. Adjusts the current level of the transmit DAC. A resistor of 1.27k

Ω±1% must

be connected between the RDAC pin and GND.

35

LINKED#

MEDIA_CONV#

TDI

I/O

Link Integrity LED. The Link Integrity LED indicates the link status of the PHY. LNKLED# is
driven low, when the link to the PHY is good.MEDIA_CONV#. Active low. This pin is sampled
during power-on reset. For normal operation leave this pin unconnected. If this pin and MII_EN
pin is low during power-on reset, two BCM5221 can be connected back to back for FX to TX
media conversion application. Test Data Input. This pin becomes TDI if JTAG_EN is high. Serial
data input to the JTAG TAP controller. This pin is sampled on the rising edge of TCK.

36

SPDLED#

ACV_PAUSE#

TMS

I/O

100BASE-X LED. The 100BASE-X LED is driven low when operating in 100BASE-X modes and
high when operating in 10BASE-T modes.ADV_PAUSE#. Active low. During power-on reset,
this pin is sampled and causes the default value of MII auto-negotiation Advertisement register,
4, bit 10d to be set accordingly.Test Mode Select. This pin becomes TMS if JTAG_EN is high.
Signal control input to the JTAG TAP controller is used to traverse the test-logic state machine.
Sampled on the rising edge of TCK

34

XMTLED#

INTR#

FDXLED#

O

Transmit Activity LED. Active low output. The transmit activity LED is driven low for
approximately 80 ms each time there is transmit activity while in the link pass state. When the
interrupt mode is enabled, pin becomes INTR#. When FDXLED mode is enabled, pin becomes
FDXLED#.

32