DOWNLOAD Sharp LC-24LE250EK (serv.man2) Service Manual ↓ Size: 26.37 MB | Pages: 98 in PDF or view online for FREE

27 
 

 

The  H5TQ1G6(8)3DFR-xxx  series  are  a  1,073,741,824-bit  CMOS  Double  Data  Rate  III 

(DDR3)  Synchronous  DRAM,  ideally  suited  for  the  main  memory  applications  which 

requires large memory density and high bandwidth. Hynix 1Gb DDR3 SDRAMs offer fully 

synchronous  operations  referenced  to  both  rising  and  falling  edges  of  the  clock.  While  all 

addresses  and  control  inputs  are  latched  on  the  rising  edges  of  the  CK  (falling  edges  of  the 

CK), Data, Data strobes and Write data masks inputs are sampled on both rising and falling 

edges of it. The data paths are internally pipelined and 8-bit prefetched to achieve very high 

bandwidth. 

 

• DQ Power & Power supply : VDD & VDDQ = 1.5V +/- 0.075V  

• DQ Ground supply : VSSQ = Ground 

• Fully differential clock inputs (CK, CK) operation  

• Differential Data Strobe (DQS, DQS)  

• On chip DLL align DQ, DQS and DQS transition with CK transition  

• DM masks write data-in at the both rising and falling edges of the data strobe  

•  All  addresses  and  control  inputs  except  data,  data  strobes  and  data  masks  latched  on  the 

rising edges of the clock  

• Programmable CAS latency 6, 7, 8, 9, 10, 11, 12, 13 and 14 supported  

• Programmable additive latency 0, CL-1, and CL-2 supported  

• Programmable CAS Write latency (CWL) = 5, 6, 7, 8, 9, 10 

• Programmable burst length 4/8 with both nibble sequential and interleave mode  

• Programmable PASR(Partial Array Self-Refresh) for Digital consumer Applications. 

28 
 

• Programmable BL=4 supported (tCCD=2CLK) for Digi-tal consumer Applications. 

• Programmable ZQ calibration supported 

• BL switch on the fly  

• 8banks  

• Average Refresh Cycle (Tcase of 0 oC~ 95 oC)  

-  7.8 

s at -40oC ~ 85 oC  

-  3.9 

s at 85oC ~ 95 oC 

-  Commercial Temperature ( 0oC ~ 85 oC)  

-  Industrial Temperature ( -40oC ~ 85 oC)  

• Auto Self Refresh supported  

• JEDEC standard 78ball FBGA(x8), 96ball FBGA(x16)  

• Driver strength selected by EMRS  

• Dynamic On Die Termination supported  

• Asynchronous RESET pin supported  

• TDQS (Termination Data Strobe) supported (x8 only)  

• Write Levelization supported  

• On Die Thermal Sensor supported  

• 8 bit pre-fetch 

 

 

• JEDEC standard 1.5V ± 0.075V Power Supply  

• VDDQ = 1.5V ± 0.075V  

•  400  MHz  fCK  for  800Mb/sec/pin,  533MHz  fCK  for  1066Mb/sec/pin,  667MHz  fCK  for 

1333Mb/sec/pin, 800MHz fCK for 1600Mb/sec/pin 900MHz fCK for 1866Mb/sec/pin  

29 
 

• 8 Banks  

• Programmable CAS Latency(posted CAS): 5,6,7,8,9,10,11,13  

• Programmable Additive Latency: 0, CL-2 or CL-1 clock  

•  Programmable  CAS  Write  Latency  (CWL)  =  5  (DDR3-800),  6  (DDR3-1066),  7  (DDR3-

1333), 8 (DDR3-1600) and 9 (DDR3-1866)  

• 8-bit pre-fetch  

• Burst Length: 8 (Interleave without any limit, sequential with starting address “000” only), 4 

with tCCD = 4 which does not allow seamless read or write [either On the fly using A12 or 

MRS]  

• Bi-directional Differential Data-Strobe  

• Internal(self) calibration : Internal self calibration through ZQ pin (RZQ : 240 ohm ± 1%) 

• On Die Termination using ODT pin  

• Average Refresh Period 7.8us at lower than TCASE 85°C, 3.9us at 85°C < TCASE < 95 °C 

• Asynchronous Reset  

• Package : 78 balls FBGA - x4/x8  

• All of Lead-Free products are compliant for RoHS  

• All of products are Halogen-free 

 

 

The 1Gb DDR3 SDRAM G-die is organized as a 32Mbit x 4  I/Os x 8banks, 16Mbit x 8 

I/Os x 8banks device. This synchronous device achieves high speed double-data-rate transfer 

rates of up to 1866Mb/sec/pin (DDR3- 1866) for general applications.  

The chip is designed to comply with the following key DDR3 SDRAM fea-tures such as 

posted  CAS,  Programmable  CWL,  Internal  (Self)  Calibration,  On  Die  Termination  using 

ODT pin and Asynchronous Reset.  

All of the control and address inputs are synchronized with a pair of exter-nally supplied 

differential clocks. Inputs are latched at the crosspoint of dif-ferential clocks (CK rising and 

CK falling). All I/Os are synchronized with a pair of bidirectional strobes (DQS and DQS) in   

a source synchronous fash-ion. The address bus is used to convey row, column, and bank address 
information in a RAS/CAS multiplexing style. The DDR3 device operates with a single 1.5V ± 0.075V 
power supply and 1.5V ± 0.075V VDDQ. The 1Gb DDR3 G-die device is available in 78ball 

FBGAs(x4/x8).   

Table 13: Absolute Maximum DC Ratings   

   

8. 2Gbit (256M x 8 bit) NAND Flash Memory   

H27U2G8F2CTR-BC   

DENSITY 

-2Gbit: 2048blocks   

Nand FLASH INTERFACE   

-NAND Interface   

-ADDRESS / DATA Multiplexing   

SUPPLY VOLTAGE   

-Vcc = 3.0/1.8V Volt core supply voltage for Program,   

Erase and Read operations.   

MEMORY CELL ARRAY   

-X8: (2K + 64) bytes x 64 pages x 2048 blocks   

-X16: (1k+32) words x 64 pages x 2048 blocks   

PAGE SIZE   

-X8: (2048 + 64 spare) bytes   

-X16:(1024 + 32spare) Words   

Block SIZE   

-X8: (128K + 4K spare) bytes   

-X16:(64K + 2K spare) Words   

PAGE READ / PROGRAM   

-Random access: 25us (Max)   

-Sequential access: 25ns / 45ns (3.0V/1.8V, min.)   

-Program time(3.0V/1.8V): 200us / 250us (Typ)