DOWNLOAD Sharp DV-SV97H Service Manual ↓ Size: 1.36 MB | Pages: 32 in PDF or view online for FREE

- 

Direct interface (through RF and servo amplifiers) to several types of disc loaders. 

- 

SW controlled GPIO to interface to IR remote control receiver, front panel concentrator, 

audio DACs and ADC, etc.’, e.g., using I2C, SPI, DDC (HDMI) and other protocols. 

- 

3 line serial general purpose slave interface (SSC). 

- 

2 UART interfaces for CPU SW debug. 

- 

JTAG interfaces for CPU, ADP and DSP SW debug. 

1.2.5 Physical Features 
- 

Dual supply: 1.8V for the core and PLL, and 3.3V for the I/O and DACs. 

- 

208 pin, PQFP pin compatible with Vaddis 770. 

- 

TTL I/O levels. 5V tolerance on many inputs. 

- 

Single 27 MHz crystal/clock generator input. 

- 

Less than 1.6 W power consumption during operation. 

- 

Several power-down modes, including minimal power standby mode. 

The pins used for disc loader and NOR flash interface have a second function for direct flash 
card reading (not shown). Interface to an HD TV monitor is through an HDXtreme companion 
chip (not shown). When needed, the 64 Mbits SDRAM can be replaced by a 128 Mbits 
SDRAM. 

The main external interfaces of the Vaddis 778 are shown in the next figure. Interface to an HD 
TV monitor is through an HDXtreme companion chip (not shown). 

The AFE unit handles two functions: High frequency RF signal (from an RF amplifier device) 
sampling for the data bitstream recovery and (up to 8) low frequency error and RF “envelope” 
signals sampling for the servos. Two other functions are assumed to be handled by the RF 
amplifier device: Laser power generation and stabilization (ALPC) and reference voltages 
generation for the OPU. 
The RF signal utilized for the data bitstream recovery is sampled using a high speed ADC, 
preceded by a level shifter and a PGA (programmable gain amplifier). The converted digital 
signal is further processed in the DRC unit. 
The converted digital signals are further processed by the DSP. 

The DRC is a HW unit that receive the "RF" converted digital signal from the AFE and process 
it by HW. The result of the processing is a "raw" bitstream that is transferred to the STP for 
further processing, a bit-rate signal that is transferred to the SERVO unit for spindle control 
and lock and defect indication signals. A level measuring HW (called AGC after its intended 
usage) measure (alternately) the min and max levels of the input signal from the AFE and the 
result helps the DSP set the values of the bias and gain in the AFE. 

For CD discs, the ECC unit reads media data form the SDRAM through the MCU and 
performs error corrections ("EC") of the frames (C1/C2) and de-scrambling. For some CD disc 
types, further (P/Q, sector based) EC is performed and then the EDC function. All error 
correction is done on the bitstream stored in the ECC unit. 
The number of P/Q EC passes (on rows and columns alternating) is adaptive. EC and ED 
"statistics" can be read by the CPU for "re-try" or other error handling and track buffer 
management decisions. The relevant parts of the corrected bitstream and error indications 

are transferred through the MUX unit to the BSI. For the sectors for which the EDC (Error 
Detection) function was performed, the EDC error indication is added at the end of the 
sector data replacing the original 4 EDC bytes. For DVD discs, the ECC unit reads media data 
from the SDRAM through the MCU and performs error corrections ("EC") of "ECC blocks" 
(16 sectors). The ECC unit writes error location and correction data to the MCU. The MCU 
reads the erroneous data words from the SDRAM, correct them and writes the corrected words 
back to the SDRAM. The number of EC passes (on rows and columns alternating) is adaptive. 
EC "statistics" can be read by the CPU for "re-try" or other error handling and track buffer 
management decisions. 

The SERVO unit receive up to 8 analog signals from the RF amp device through the AFE after 
external low pass filtering. The signals are converted to digital and transferred to a dedicated 
programmable 16 bits DSP that perform the needed calculations for servo loop closing, closed 
loop maintenance and reclosing when a loop is inadvertently opened. In addition to the analog 
signals the SERVO unit receives DPLL rate and lock and defect indication from the DRC unit. 
The servo loops handled are: 

- 

Focus – Find and maintain focus 

- 

Spindle - Change and maintain speed to achieve constant linear velocity or bit-rate while the 

radius is increasing along the spiral track 

- 

Sled - Rough radial position tracking and maintenance along the spiral track 

- 

Tracking - Fine radial position tracking and maintenance 

The SERVO unit also contains two 11 bits DACs, and 9 PWMs of the high frequency 
“uniform” type. The regular PWM circuits output can be used (through an external RC filter 
and servo amplifier device) to feed the spindle and sled motors of the loader. 
The second task of the SERVO unit is to perform, under DSP control, fast and accurate jumps 
to a given track of the disc or to the BCA position (for DVD discs) across the spiral track, or to 
change layers for two layers DVD discs. 
The third task of the SERVO unit is to identify the disc type. 

The 16 bits DSP has internal instruction and data RAMs. DSP SW is down loaded from the 
NOR Flash external memory by the CPU. The DSP can overlay SW “pages” from the SDRAM 
using a DMA facility. 

The CPU is the central processing unit of the Vaddis 778. It is based on a 16 bits Intel 186 
instruction set compatible licensed CPU core. The CPU executes from a NOR type Flash 
memory with 16 bit data bus. Alternately, a compatible EPROM, PROM, OTPROM or masked 
ROM can be connected. 
The CPU core has attached to it 2 Kwords instruction cache, 4 KWords instruction ROM, 10 
KWords "scratch pad" data/instruction RAM and peripheral units mentioned below. 
The peripherals are the CPU_Bus Interface (CBI), External PNVM/SRAM interface (XMI), 
Front panel concentrator interface (SSC) and MCU interface unit (MIF). Another (external to 
the CPU) peripheral is the BE/CPU interface (BCI). 
The core has internal real-time clock unit, two UART units, GPIO control unit and interrupt 
handler. 
Most of the data transferred over the CPU_Bus are called CPU parameters. The CPU SW 
always writes and reads 16 bits (or multiple of 16 bits transferred consecutively to/from the 
same CPU_Bus address) for each parameter. CPU parameters written or read from the same 

address may or may not have the same name. In the CPU parameters description in the 
following sections, only "active" bits are mentioned. All "non-active" bits should be written 
with B‘0’ or return B‘0’ when read. It would be prudent for the CPU SW to ignore the values 
read for of non-active bits. Non-active addresses should not be written to or read from at all. 
CPU SW is responsible for user interface and player control, internal units set-up and control, 
navigation and high level front end functions. 
The CPU interfaces with the following external entities using GPIO functions: IR remote 
control receiver; Audio ADCs and DACs; Other player chips and debug 
aids. 

The PDU unit is mainly responsible for the decoding MPEG video streams and reconstructing 
the coded frames. It is made of two main parts: A dedicated programmable processor (DVP) 
and a dedicated HW called PRU (picture reconstruction unit). 
The DVP has a 16 bit data ALU with 6K of 20 bit instructions RAM and 1 KWords data RAM. 
The DVP has a HW Huffman VLC decoder (HDC) containing all fixed Huffman tables for 
decoding of MPEG 4, DivX, MPEG 1 and MPEG 2 video. The DVP receive video code from 
the MCU into a 2400 bit video code FIFO, parse all consecutive sequence, GOP and 
picture/VOP headers and extensions, store some of the parameters and transfer some of the 
parameters to the CPU through its P_Bus (parameter bus, not to be confused with the ADP 
peripheral bus) and a CPU interface unit. 
The frame decoding is shared between the DVP and the PRU. For each macroblock, the DVP 
decodes its header (together with a preceding slice/GOB header when needed), extract the 
parameters and control (through the P_Bus) the PRU that reconstruct the 6 blocks of the 
macroblock. The PDU is using the MCU to retrieve forward and backward macroblocks and 
store the reconstructed macroblock. During the macroblock decoding and reconstruction, the 
DVP and PRU time share the video code FIFO and HDC. First they are used by the DVP and 
then by the PRU. The specific SDRAM buffers designated for reference retrieval and 
reconstructed image storage are indicated by the DVP. The time sharing and block decoding 
timing are controlled by timing signals (mb_go and 6 b_go) generated by the MCU. 
The PRU is made of three units (the de-scaling and de-quantizing unit followed by the IDCT 
unit which is followed by the reconstruction unit) operating on each block in a pipeline fashion. 
The PRU starts to operate in parallel to the blocks decoding and finishes the operation in 
parallel to the next macroblock header decoding by the DVP. The PRU is using several 
single port RAMs. The PRU has interface to the ADP that can use the PRU for JPEG decoding 
dequantization and IDCT steps. 
The HDC have some coded bitstream error detectors, and an MPEG video "start code prefix" 
searcher. The rest of the error decoding and all error recovery and concealment are the 
responsibility of the DVP SW that may notify the CPU SW for further handling. 
The PDU receive timing signals from the VPU and MCU. 
The other task of the DVP SW is de-multiplexing of system bitstream into elementary 
bitstreams: video, audio, and navigation, sub-picture ((for DVD) or sub-titles (for DivX). The 
elementary stream IDs can be changed on the fly. The two SW tasks (one called the “video” 
task and the other called alternately “de-mux” or “system” task) are switched once at the 
beginning of the macroblock period from the de-mux task to the video decoding task and again 
to de-mux task after the video decoding task finished its job for that macroblock. The 
multiplexed bitstream is received from the BSI. The resulting elementary streams are stored 
back in separate buffers in the SDRAM to be used by the other task of the PDU (video 

decoding), ADP (audio and JPEG decoding), VPU (sub-picture decoding) and CPU (navigation 
and DivX DRM). 

The VPU is responsible for all video output processing and timing. It outputs 8 bit (U, Y V, Y 
interleaved) digital interlaced or progressive SD video with separate syncs and optionally 
embedded syncs, or digital HD interlaced or progressive video. It can also output interlaced 
composite, S- or component SD analog video, or progressive components SD analog video 
The VPU units have three operating modes: SD Interlaced when the digital and analog outputs 
are interlaced, SD Progressive when the digital output is progressive. In this mode, the analog 
output can be either SD interlaced or progressive. A two fields Deinterlacer can be 
used (as needed) for the decoded image. The third mode is HD interlaced or progressive 
digital output with no analog output. In this mode, all VPU units apart from the HDI and Sync 
Generator and Sync Receiver are not operating. The VPU has a sync generator and output unit. 
The sync signals are used by the sync receiver unit to generate all video timing for all other 
VPU units and timing signals for the CPU and PDU. 
The image post-processing unit can scale the stored image (horizontally and vertically with 
scale ratios of 1/2 to 16) and shift it with ¼ pixel resolution. Then, it can enhance the image 
and pad it with background colour. 
In addition, the VPU has a DVD sub-picture decoding unit. The sub-picture is blended with 
the enhanced image. The resulting image is blended with an OSD image generated by a 2, 4 
or 8 bits per pixel OSD Decoder. Finally, closed captions is added to generate the final digital 
video. 
The final interlaced digital video is processed by the video encoder to generate six 10 bit video 
streams. One stream is composite video, the next two are the luma and composite chroma 
components of the S-Video format. The three other streams are color components, either 
Y,U,V or R,G,B. Four of the six streams are converted to analog by four on-chip 54 MHz 
DACs. For three of the four DACs, the selected combination can be: (a) Interlaced composite 
and S-Video; (b) Three interlaced components (either Y,U,V or R,G,B); (c) Three progressive 
Y,U,V components. For cases (a) and (b), the fourth DAC can output either the composite 
signal, the luma (Y) signal, or the chroma (C) signal of the S-Video. 
The final progressive digital video is processed by the video encoder to generate three 10 bit 
video color components streams, either Y,U,V or R,G,B. The streams are converted to analog 
by three on-chip 54 MHz DACs. The fourth DAC has no output. 

The ADP is the audio processing unit of the Vaddis 778. It is based on a 32 bits data and 32 
bits instruction ADP76 core. The ADP core has attached to it 24 KWords (32 bits) instruction 
ROM, 2 banks of 8 KWords (32 bits) each of data ROM, 6 KWords (32 bits) instruction RAM, 
8 KWords (32 bits) data RAM, 1 KWords (32 bits) data DMA caches, and several peripheral 
units mentioned below, including units to assist JPEG decoding. 
The peripherals are DMA interface unit, audio code interface unit, CPU and DVP interface 
unit, real-time clock unit, serial port unit (including a S/PDIF input receiver) and interrupt 
handler. 
The JPEG assist units are VLC Decoder and interface to the PRU that will execute 
dequantization and IDCT. 
All the ADP peripheral units are connected to the ADP core through the AP_Bus (audio 
peripherals bus). The interrupt handler is also connected directly to the interrupt port of the 
ADP core.